数字逻辑期末考试模拟卷。
考试科目： 数字逻辑设计考试形式： 闭卷考试日期： 年月日。
成绩构成比例：平时 10 %，期中 10 %，实验 10 %，期末 70 %
本试卷由九部分构成，共页。考试时长： 120 分钟注。
一、单选题（每题2分，共10分）
一、 1、已知[x]反= 1110，则[2x]补。
a、1110b、1101c、1111d、1000
2、逻辑函数的表示方法中具有唯一性的是。
a、真值表b、表达式c、逻辑图 d、以上都具有
3、数字系统中，采用（ ）可以将减法运算转化为加法运算。
a、原码b、ascii 码 c、补码 d、bcd 码。
4、在下列逻辑部件中，属于组合逻辑电路的是（ ）
a、计数器b、数据选择器 c、寄存器 d、触发器。
5、当用异或门逻辑器件实现逻辑非的功能时，异或门的两个输入端a、b应按连接。
a、a或b中一个接低电平b、a或b中一个接高电平
c、a和b并接在在一起d、不能实现
二、填空题（每空2分，共210分）
1、利用逻辑代数的反演规则写出函数的反函数为（ ）
2、二进制（1111）2对应数值，转换成8421bcd码是。
3、最大长度移位寄存器型计数器的计数长度为。
4、在cp为“1”期间，主从jk触发器仅能翻转一次的现象称（ ）问题，为了解决这个问题，增强电路的可靠性，提出了边沿jk触发器。
5、函数可能会产生险象，可以通过增加冗余项（ ）的方法消除。
三、判断题（每题2分，共10分）
进制的同步计数器至少有7个计数输出端。
2、利用verilog hdl编程时，要时刻牢记verilog是硬件语言，但是可以不将verilog hdl语句与硬件电路对应起来。
3、verilog hdl具有高级编程语言结构，例如条件语句、分支语句和循环语句。
4、在always块中生成的输出可以被描述成reg型，也可以描述成wire 型。
5、钟控rs触发器解决了基本rs触发器的空翻问题。
三、化简题（共16分）
1、 用卡诺图法化简下面的逻辑函数为最简与或表达式（5分），并用最少的与非门实现函数并写出表达式（2分），画出电路（允许反变量输入）（3分）。
解：评分细则：画出正确的卡诺图得3分，写出正确的逻辑函数表达式得2分，写出与非门实现的函数表达式2分，画出正确的由与非门构成的电路图得3分。
2、 用代数法化简下列函数为最简与或式。(6分)
解：评分细则：每个化简化简一步1分。
五、分析如下图所示的电路（74ls138是一个4选1数据选择器）。（共10分）
1、写出电路的函数表达式（3分）；
2、列出真值表（4分）；
3、给出电路的功能描述（3分。
解： 评分细则：得出正确的函数表达式得3分，画出真值表框架2分，写对真值表取值给2分，正确电路描述3分。
六、设和是两个二进制正整数，设计一个判断的逻辑电路。当时，输出f=1，否则f=0。（共14分）
1、列出真值表（5分）；
2、根据真值表，画出输出函数的卡诺图，并写出函数表达式（4分）；
3、用verilog hdl语言实现电路（5分）。
解：评分细则：写出正确的变量定义给2分，列出真值表给3分，画出输出函数的卡诺图给2分，写出输出函数表达式给2分，写出正确的verilog hdl程序框架给2分，写出正确的verilog hdl程序描述给3分。
七、由两个触发器构成的电路如下图所示，设触发器q端初始状态均为0，试根据输入波形画出q1和q2的输出波形。（共8分）
1、列出触发器的方程组（3分）；
2、画出q1和q2的波形（5分）。
解：评分细则：写出正确的激励方程得1分，两个触发器的状态方程2分（每个1分），画出正确的q1波形图得2分； q2的波形图得3分。
八、分析下面的同步时序电路。（共10分）
1、列出方程组（3分）；
2、列出状态转换表（3分）；
3、画出状态转换图（2分）；
4、用文字说明电路的逻辑功能（2分）。
解：评分细则：方程组3分，状态转换表3分，状态图2分，电路描述2分。
九、用jk触发器设计一个 “1010”串行序列检测器（可重叠），假设用“1”表示有效输出。（共12分）
1、画出状态图（4分）；
2、列出状态转换真值表（3分）；
3、求出输出方程、状态方程和激励方程（3分）；
4、画出电路图（2分）。
解：评分细则：画出正确的状态图得4分（其中每条边各0.5分），做出正确的状态转换真值表得3分，得出正确的方程组3分，画出正确的电路图2分。
2019数字逻辑设计大作业题目
说明 以下题目任选一个，以小组形式合作完成，组内人数是2 3人，最佳组合为3人。题目1 电子密码锁的设计 设计要求 1 设计一个开锁密码至少为4位数字 或更多 的密码锁。2 当开锁按扭开关 可设置8位或更多，其中只有4位有效，其余位为虚设 的输入 等于所设密码时启动开锁控制电路，并且用绿灯亮 红灯灭...
数字电路与逻辑设计作业
一。单项选择题 将你认为正确选项的符号填在对应各题的括号中，每小题2分，共16分 1.若采用正逻辑，如下真值表所表示的逻辑功能是 d 2 ttl电路如图所示，其逻辑函数y a 3.将jk触发器接成图中所示电路，其次态逻辑表达式 qn 1 d 4 同步时钟rs触发器与边沿rs触发器具有 a a.相同的...
2019逻辑设计案例
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