试题。2011 年~ 2012 年第 2 学期。
课程名称： 数字系统设计专业年级： 2010级
考生学号考生姓名。
试卷类型： a卷□ b卷■ 考试方式： 开卷□ 闭卷■
一、 填空（每空1分，共15分）
1. 已知一个3变量逻辑函数的某个最小项为abc，则该最小项的编号为对于该逻辑函数m4m7恒等于。
2. 十进制数25和（-25）用八位补码表示法表示，分别为和。
3. 要设计一个24进制计数器，至少需要个触发器。
4. t触发器的特性方程是q
5. 组合逻辑电路中的功能是用来将一路数据分时传输到多路通道中去。
6. 若某个组合逻辑电路存在竞争-冒险现象，则可通过接入滤波电容，或者引入选通脉冲的方式进行消除。
7. 最小项表达式又称为标准式；最大项表达式又称为标准式。
8. 两个变量的反演律公式为和。
9. 10011的结果是。
10. 按照计数过程中计数器输出数码的变化规律不同，可将计数器分为计数器和计数器和可逆计数器三种类型。
二、 单项选择题（每小题1分，共10分）
1. 下面的编码中是正确的2位循环码的顺序。
abcd
2. 某rs触发器的r、s输入端均为高有效，则其约束条件为。
a. r+s=0 b. r+s=1c. rs=0d. rs=1
3. 具有4个变量的逻辑函数具有个最大项。
a. 4b. 8c. 16d. 12
4. 十进制数字“5”的8421bcd码和余3码分别为。
a. 0010; 0101 b. 0101; 0010 c. 1000; 0101 d. 0101; 1000
5. 在vhdl中，为了能够把某个输出信号的状态读回，应将其定义为模式。
a. outb. inout c. ind. buffer
6. 由4位移位寄存器构成的环形计数器和扭环形计数器分别是进制。
abc d
7. 下面列出的vhdl中的4种对象可用于实体之间的连接。
a. 信号b. 变量c. 常量 d. 文件。
8. 下面列出的选项中是vhdl源程序中必不可少的组成部分。
a. 实体说明 b. 进程语句 c. 配置语句 d. 程序包说明。
9. 下面的各组合逻辑电路中完成的是编码的逆过程。
a. 数据分配器 b. 数据选择器 c. 编码器 d. 译码器。
10. 如下所示，4位数值比较器cd4585的3个级联输入端（a>b）、（a=b）、（a是非法的。
a. 100b. 101c. 010d. 001
三、 判断改错题（判断下列命题正误，若错误，请改正过来，每小题2分，共20分）
1. 逻辑表达式ab+ ab+ ab+ab=1恒成立。
2. 每个时序逻辑电路都是由存储电路和组合逻辑电路两部分组成的。
3. 一个三态门的输出信号，在vhdl中可以定义其类型为std_logic，或者bit类型。
4. 逻辑门的扇出系数是用来表示其抗干扰能力的参数。
5. 集电极开路门(oc门) 允许将多个输出端直接连接在一起，以完成“线与”的逻辑功能。
6. 三态门的输出状态有3种——高电平、低电平和高阻态。
7. 如果某个逻辑表达式是正确的，则其对偶式一定也是正确的。
8. 在vhdl程序中，architecture的说明部分既能定义信号，又能定义变量。
9. 组合逻辑电路任意时刻的稳态输出仅取决于该时刻的输入，与电路的原状态无关。
10. 任何逻辑函数的最小项表达式都是唯一的。
四、 逻辑函数及其化简，写出步骤（4+8+5＝17分）
1. （4分）采用真值表对比的方法证明等式a+ab=a+b
2. （8分）含4个变量a、b、c、d的某逻辑函数，abcd=10101111是无关项。其真值表如下所示，写出该函数的逻辑表达式，并用卡诺图化简法化为最简与或式。
3. （5分）电路和时钟波形如下图所示，设初态为q1q2=00，试画出q1q2的波形。要求画出时钟及时钟边沿的标识线。
五、 分析与设计题：根据要求分析或设计电路，写出步骤（10+12+8+8=38分）
1. （10分）已知：74hc161是4位二进制计数器，ld为同步预置数控制端，低有效；cr为异步复位控制端，低有效；p=t=1允许计数。
分析下面的电路的功能，画出状态转换图，并说明该电路是几进制计数器。
2. （12分）试用3线-8线译码器74hc138和必要的逻辑门设计一个逻辑电路，将3位二进制码（b2b1b0）转换为典型的循环码（g2g1g0）。列出真值表，画出电路图，并写出设计过程。
3. （8分）试用vhdl描述一个3输入的或非门逻辑电路。
4. （8分）cd4512为8选一数据选择器，列出下图逻辑电路的真值表，并分析该电路完成的逻辑功能。
2019数字系统设计期末试卷 10级 A卷
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