电子科技大学2011-2012学年第 2 学期期末考试卷。
课程名称：数字系统eda技术_考试形式：一页纸开卷考试日期：2023年5月日考试时长：120分钟。
课程成绩构成：平时 10 %，期中 0 %，实验 30 %，期末 60 %
本试卷试题由___5__部分构成，共__8___页。
一、选择题（共20分，共10题，每题2分）
1、一个项目的输入输出端口是定义在。
a. 实体中 b. 结构体中 c. 任何位置 d. 进程体。
2、maxplusii中编译vhdl源程序时要求。
a. 文件名和实体可以不同名 b. 文件名和实体名无关。
c. 文件名和实体名要相同 d. 不确定。
3、以下不符合1987vhdl标准的标识符是。
a. a_1_in b. a_in_2 c. 2_ad. asd_1
4、变量和信号的描述正确的是。
a. 变量可以带出进程 b. 信号可以带出进程
c. 信号不能带出进程 d. 二者没有区别。
5、不属于顺序语句的是（ ）
a. if语句 b. loop语句 c. process语句 d. case语句。
6、在vhdl语言中，下列对时钟边沿检测描述中，错误的是。
a. if clk’event and clk = 1’ thenb. if falling_edge(clk) then
c. if clk’event and clk = 0’ clk’stable and not clk = 1’ then
7、在vhdl语言中，下列对进程（process）语句的语句结构及语法规则的描述中，正确的是（ ）
a. process为一无限循环语句；敏感信号发生更新时启动进程，执行完成后，等待下一次进程。
启动。b. 敏感信号数表中，应列出进程中使用的所有输入信号；
c. 进程由说明部分、结构体部分、和敏感信号参数表三部分组成；
d. 当前进程中声明的信号也可用于其他进程。
8、 vhdl文本编辑中编译时出现如下的报错信息。
error: vhdl design file “mux21” must contain an entity of the same name
其错误原因是。
a. 错将设计文件的后缀写成。tdf 而非。vhd 。
b. 错将设计文件存入了根目录，并将其设定成工程。
c. 设计文件的文件名与实体名不一致。
d. 程序中缺少关键词。
9、vhdl语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，结构体描述。
a．器件外部特性； b．器件的内部功能； c．器件的综合约束；d． 器件外部特性与内部功能。
10、在一个vhdl设计中idata是一个信号，数据类型为std_logic_vector，试指出下面那个赋值语句是错误的( )
a. idata <=00001111”; b. idata <=b“0000_1111”;
c. idata <=x“abd. idata <=b“21”;
二、简答题（共18分，共3题，每题6分）
1、简述cpld和fpga主要区别，并各举一例。
2、简述vhdl的基本结构及每部分的基本功能。
3、简述max+plus ⅱ进行eda设计的基本设计过程。
三、填空题（共22分，共3题，每空2分）
1、数据选择器。
library ieee;
use entity mux4 is
port( d0, d1, d2, d3: in std_logic_vector(3 downto 0);
sel: in std_logic_vector( 1 downto 0);
y: out std_logic_vector(3 downto 0));
end mux4;
architecture one of mux4 is
beginwith sel select
y <=d0 when “00”,d1 when “01”,d2 when “10”,d3 when others ;
end one;
2、 8位的移位寄存器。
library ieee;
use use
entity shifter is
port(data : in std_logic_vector(7 downto 0);
clk, reset: in std_logic;
shiftleft, shiftright:in std_logic;
mode:in std_logic_vector(1 downto 0);
qout:buffer std_logic_vector(7 downto 0));
end shifter;
architecture two of shifter is
beginprocess
beginwait until clk’event and clk=’1等待时钟上升沿。
if reset='1' then qout<="00000000同步复位。
else case mode is
when "01"=>qout <=shiftright&qout(7 downto 1右移一位。
when "10"=>qout<= qout(6 downto 0)&shiftleft左移一位。
when "11"=>qout<= data不移，并行输入。
when others =>qout<=”xxxxxxxx” ;
end case ;
end if;
end process;
end two;
位全加器。library ieee;
use entity addfull2 is
port(a, b: in std_logic_vector(1 downto 0);
cin: in std_logic ;
cout: out std_logic;
s: out std_logic_vector(1 downto 0));
end addfull2 ;
architecture three of addfull2 is
signal c1: std_logic;
component fa is
a, b: in std_logic ;
cin: in std_logic;
cout: out std_logic ;
s: out std_logic);
end component
beginu1: fa port map(a0,b0,cin,c1,s0) ;
u2: fa port map(a1,b1,c1,cout,s1) ;
end three ;
四、改正以下程序中的错误，简要说明原因（共10分，共2题， 每题5分）
1. 4位计数器。
library ieee;
use use
entity counter4 is
port(clk: in std_logic;
count: buffer std_logic_vector(3 downto 0));
end counter4;
architecture one of counter4 is
beginprocess(clk)
beignif clk’event and clk=’1’ then
count<=count+1;
end if;
end process;
end one;
2．3选1选择器。
library ieee;
use entity mux2 is
port ( a,b,c: in std_logic;
sel: in std_logic_vector(1 downto 0);
z: out std_logic);
end mux2;
architecture two of mux2 is
beginprocess(a,b,c) -去掉。
begin去掉。
z <=a when sel = 00” else
b when sel = 01” else
c ;end process去掉。
2019EDA技术A卷
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