一、填空题（每空1分，共12分）
1、 在max_plusii中，保存输入方式的文件名可以是任意的，而保存输入的文件名必须与文件的实体名一致。
2、 在vhdl的库中的程序包中对“+”等操作符做了重载设定。
3、 定义x则x的值为 11001 。
4、 若有type temp is array(0 to 23)of bit; 且经过如下操作 a<=temp’high; b<=temp’low, c<=temp’length; 则a5、若在结构体中定义信号：signal e,d1,f1: std_logic_vector(6 downto 0);且执行语句e<=”0011011”; d1<=(2=>e(6),5=>e(4),others=>e(1));f1<=‘1’‘1’d1(2)‘1’d1(0)‘0’&‘0’; 则运行结果d1二、单项选择题（每题1分，共10分）
1． 在eda工具中，能完成在目标系统器件上布局布线软件称为（ ）
a.**器 b.综合器 c.适配器 d.**器。
2. 现场可编程门阵列的英文简称是。
a. fpga b. pla c. pal d. pld
3. ip核在eda技术和开发中具有十分重要的地位；提供用vhdl等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路的ip核为。
a. 软ip b. 固ip c. 硬ip d. 全对。
4. 综合是eda设计流程的关键步骤，在下面对综合的描述中，（ 是错误的。
a. 综合就是把抽象设计层次中的一种表示转化成另一种表示的过程。
b. 综合就是将电路的高级语言转化成低级的，可与fpga / cpld的基本
结构相映射的网表文件。
c. 为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为。
综合约束。d. 综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的。
映射过程，并且这种映射关系是唯一的（即综合结果是唯一的）。
5. vhdl文本编辑中编译时出现如下的报错信息。
error: vhdl syntax error: signal declaration must h**e ‘；but found begin instead.
其错误原因是。
a. 信号声明缺少分号。b. 错将设计文件存入了根目录。
c. 设计文件的文件名与实体名不一致。 d. 程序中缺少关键词。
6. 下列标识符中是不合法的标识符。
a. state0 b. 9moon c. not_ack_0 d. signall
7. 关于vhdl中的数字，请找出以下数字中最大的一个。
a 2## b 8## c 10## d 16#ee#
8. maxplusii中原理图的后缀是。
a. docb. gdf c. bmpd. jif
9. 下面哪一条命令是maxplusii软件中引脚锁定的命令。
a． file—>set project to current file
b．node—>enter node from snf
c． assign—>pin/location chip
d． file—>create default symbol]
10. 状态机编码方式中，其中占用触发器较多，但其简单的编码方式可减少状态译码组合逻辑资源，且易于控制非法状态。
a. 一位热码编码b. 顺序编码。
c. 状态位直接输出型编码 d. 格雷码编码。
三、问答题（每题5分，共10分）
1 写出process进程语句的特点。
2、写出信号赋值的三个主要特性。
四、改错题，下述程序中有10处语法错误，标出错误位置并改正。（每改对一处得1分，共10分）
library ieee
use entity led7seg is
port ( a : in std_logic_vector(2 downto 0);
clk : in std_logic
led7s : out std_logic_vector(6 downto 0) ;
end led7seg; -此行无错误。
architecture one of ld7seg is
signal tmp : std_logic
beginsync : process(clk, a
if clk'event and clk = 1 then
tmp <=a
end process
outled : process(tmp
begincase tmp is
when "0000" =led7s <=0111111
when "0001" =led7s <=0000110
when "0010" =led7s <=1011011
when "0011" =led7s <=1001111
when "0100" =led7s <=1100110
when "0101" =led7s <=1101101
when "0110" =led7s <=1111101
when "0111" =led7s <=0000111
when "1000" =led7s <=1111111
when "1001" =led7s <=1101111
end if
end process
end two此行无错误。
五、编程题（共58分）
1、根据原理图写出相应的vhdl程序：（8分）
2、用for generate生成语句创建一个8比特加法器。（可以直接生成，也可采用元件例化语句，1位全加器程序如下所示）（10分）
library ieee;
use entity adder is
port(a,b,cin:instd_logic;
co,sum :out std_logic);
end adder;
architecture rtl of adder is
begin sum <=a xor b xor cin;
co<= a xor b) and cin) or (a and b);
end rtl;
3、用vhdl设计两层升降平台控制器，图a为该vhdl电路的设计模块图。
图a 两层升降平台控制器设计模块图。
图a中的cnt100模块为一个带计数使能的100进制加法计数器，用来控制升降台开关门延时，elev2为升降平台状态控制器，具体状态转换关系参看图c。
1）、请完成cnt100模块的vhdl设计，参考的**波形如图b所示（15分）。
图b cnt100**波形图。
2）、请完成elev2模块的vhdl设计，参考的状态图和输出信号关系如图c和表1所示（15分）。
图c elev2模块状态图。
表1 状态与输出信号关系。
3） 根据图a所示升降平台模块图，写出升降平台控制器elev_top的vhdl顶层描述（用元件例化语句完成）（10分）。
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