安阳工学院。
电子信息与电气工程学院。
课程大作业：eda技术。
题目。组数：第 11 组。
班级：（电子信息工程10-1）
教师成绩由以下评分标准累计得出。
1、 电路设计和**结果正确清晰合理25
2、 设计和**结果分析正确合理25
3、 大作业报告重点突出、阐述清晰25
4、 小组能很好的组织、合作，过程顺利，按时完成大作业。 15
5、 陈述清晰正确、有说服力，能够正确回答问题10
总分 学生自评分值。
大作业总成绩。
总成绩=j*60%+(j+j*(x-25%))40%
j为教师成绩，x为学生自评分值。
数字时钟。1. 设计任务和设计方案。
1.1设计任务。
1、依据预先设定的数字数字时钟的功能，完成对数字钟的设计。
2、通过数字时钟的设计，学习quartus ii中基于vhdl设计的流程。
3、通过这次的设计，掌握简单时序逻辑电路的设计方法与功能**技巧。
1.2 设计方案。
在方案中要实现的功能是：
1）设置复位、清零等功能。
2）有时、分、秒计数显示功能，小时为24进制，分钟和秒为60进制以24小时循环计时。
3）有校时功能，可以分别对时及分进行单独校时，使其校正到标准时间。
4）时钟通过数码管显示且时钟计数显示时有led灯显示；
总体方框图。
2. 方案实施。
根据系统设计要求，系统由时钟分频部分、计时部分、按键部分调时部分和显示部分五个部分组成。这些模块都放在一个顶层文件中。
1）时钟计数：
思路：时计时器为一个24进制计数器，分、秒计时器均为60进制计数器。当秒计时器接受到一个秒脉冲时，秒计数器开始从1计数到60，此时秒显示器将显示；每当秒计数器数到00时，就会产生一个脉冲输出送至分计时器，此时分计数器数值在原有基础上加1，其显示器将显示；每当分计数器数到00时，就会产生一个脉冲输出送至时计时器，此时时计数器数值在原有基础上加1，其显示器将显示。
即当数字钟运行到23点59分59秒时，当秒计时器在接受一个秒脉冲，数字钟将自动显示00点00分00秒。
实现：首先**程序进行复位清零操作，电子钟从00：00：
00计时开始。sethour可以调整时钟的小时部分， setmin可以调整分钟，步进为1。由于电子钟的最小计时单位是1s,因此提供给系统的内部的时钟频率应该大于1hz,这里取100hz。
clk端连接外部10hz的时钟输入信号clk。对clk进行计数，当clk=10时，秒加1,当秒加到60时，分加1；当分加到60时，时加1；当时加到24时，全部清0,从新计时。用6位数码管分别显示“时”、“分”、“秒”,通过output( 6 downto 0 )上的信号来点亮指定的led七段显示数码管。
2）时间设置：
思路：当开关拨至校时档时，电子钟秒计时工作，通过时、分校时开关分别对时、分进行校对，开关每按1次，与开关对应的时或分计数器加1，当调至需要的时与分时，拨动reset开关，电子钟从设置的时间开始往后计时。
实现：手动调节分钟、小时，可以对所设计的时钟任意调时间，这样使数字钟真正具有使用功能。我们可以通过实验板上的键7和键4进行任意的调整，因为我们用的时钟信号均是1hz的，所以每led灯变化一次就来一个脉冲，即计数一次。
3）清零功能：
reset为复位键，低电平时实现清零功能，高电平时正常计数。可以根据我们自己进行任意时间复位。
原理图。3.结果和结论。
实验箱使用模式7，键8为复位按键，键8为1时正常工作。键4设置小时，键7设置分钟。
**成功后，按下键8，及使六个led复位清零，显示数秒的自动计时，可以通过4键设置小时数，7键设置分钟数。当秒数满60则进一位，分钟数满60进一位，当显示为23:59:
59时，秒数在加一则显示00:00:00，之后从新计时。
**结果及分析。
建立波形文件：选择 file→new→other file→vector w**eform file→name→insert nod or bus→node finder→ pins→list→单击“>>所有输入/输出都被拷贝到右边的一侧，这些正是我们希望的各个引脚，也可以只选其中的的一部分，根据实际情况决定）→ok
设定**时间宽度：选择 edit → end time…在end time选择窗中选择适当的**时间域，以便有足够长的观察时间。
波形文件存盘：选择file→s**e as 选项，直接存盘即可。
运行**器：在菜单中选择项，直到出现，**结束。
1.秒时序**图。
2.分时序**图。
3.小时时序**。
4.显示时序**。
4,分析与心得。
这次的eda实验设计报告我们做的是时钟电路，采用了自顶向下设计方法。由时钟分频部分、计时部分、按键部分调时部分和显示部分五个部分组成。通过手动调节分钟、小时，可以对所设计的时钟任意调时间，这样使数字时钟真正具有使用功能。
通过这次实验设计，让我们对eda有了更深刻的认识，加深了同学之间**问题的积极性，增强了动手解决问题的能力。同时，提高了我们学习这门课程的热情。在此，感谢***给我们这次机会，能让我们在这貌似枯燥的课本理论知识里发现了甘露。
5．任务分工。
翟扬帆进行程序的**。
曾凡超绘制原理图。
杨鹏程序的编写与调试。
李许彦依据功能，设计方案模块。
仲李岸整理报告。
6.参考文献。
1]潘松黄继业 eda技术实用教程（第四版） 科学出版社2023年6月。
7.附录。秒计数模块的vhdl源程序。
library ieee;
use use
entity second is
port(clk,reset,semin:in std_logic;
enmin:out std_logic;
daout:out std_logic_vector(6 downto 0));
end second;
architecture one of second is
signal count:std_logic_vector(6 downto 0);
signal enmin_1,enmin_2:std_logic;
begindaout<=count;
enmin_2<=(semin and clk);
enmin<=(enmin_1 or enmin_2);
process(clk,reset,semin)
beginif(reset='0')then
count<="0000000";
enmin_1<='0';
elsif(clk'event and clk='1')then
if(count(3 downto 0)="1001")then
if(count<16##)then
if(count="1011001")then
enmin_1<='1';count<="0000000";
elsecount<=count+7;
end if;
elsecount<="0000000";
end if;
elsif(count<16##)then
count<=count+1;
enmin_1<='0';
elsecount<="0000000";enmin_1<='0';
end if;
end if;
end process;
end one;
分计数模块vhdl程序。
library ieee;
use use
entity minute is
port(clk,reset,clks,sethour:in std_logic;
enhour:out std_logic;
daout:out std_logic_vector(6 downto 0));
end minute;
architecture rtl of minute is
signal count:std_logic_vector(6 downto 0);
signal enhour_1,enhour_2:std_logic;
begindaout<=count;
enhour_2<=(sethour and clk);
enhour<=(enhour_1 or enhour_2);
process(clk,reset,sethour)
beginif(reset='0')then
count<="0000000";
enhour_1<='0';
elsif(clk'event and clk='1')then
if(count(3 downto 0)="1001")then
if(count<16##)then
简易逻辑分析仪 EDA技术课程大作业
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