简易逻辑分析仪 EDA技术课程大作业

eda技术课程大作业。

设计题目：简易逻辑分析仪设计

学生姓名。学号。

专业班级：电子信息工程（1）班

2023年5月28日。

目录。1.设计背景和设计方案 1

1.1 设计背景 1

1.2 设计方案 1

2. 方案实施 2

2.1 lpm计数器模块的设计 2

2.2 lpm随机存储器模块的设计 4

2.3 数字信号采集电路顶层文件的设计 9

2.4 **与测试 9

3.结果和结论 11

4.参考文献 11

5.附件 12

附件一：电路原理图 12

简易逻辑分析仪设计。

随着大规模和超大规模集成电路以及计算机、dsp、fpga、嵌入式系统的迅速发展，数字系统的能力得到了大幅度的提高，可以完成非常复杂的任务，因而得到了广泛的应用；但另一方面，系统的复杂度也越来越高，这就给设计和调试带来了一定的难度，传统的示波器等检测仪器并不能对数字系统进行检测和分析，而逻辑分析仪作为数据分析最有用、最有代表的一种，在现代电路系统设计与测试中得到了普遍的应用，逻辑分析仪也称逻辑示波器，它是一个多通道逻辑信号或逻辑数据采样、显示与分析的电子设备。逻辑分析仪可以将数字系统中的脉冲信号，逻辑控制信号，总线数据，甚至毛刺脉冲都能同步高速地采集进该仪器中的高速ram中暂存，以备现实和分析。因此逻辑分析仪在数字系统、甚至计算机的设计开发和研究中提供了必不可少的帮助，但其**十分昂贵，对于一般的教学或实验室使用来说不太合适。

本次我采用 pc 机和 eda技术设计了一种简易逻辑分析仪的数字信号采集电路模块。

lpm是library of parameterized modules（参数可设置模块库）的缩写，altera提供的可参数化宏功能模块和lmp函数均基于altera器件的结构作了优化设计。quartus ii 中含有大量的功能强大的lpm模块，本次通过设计一个简易逻辑分析仪，给出megawizard plug-in manger管理器对同类宏模块的一般使用方法。

本次设计的数字信号采集电路主要由三个功能模块构成：一个10为计数器lpm_counter模块、一个lpm_ram模块和一个锁存器74244。

首先打开一个原理图编辑窗，存盘取名位sla，然后将它创建成工程，再依次进入本工程的原理图后，单击左下的mega wizard plug-in manger管理器按钮，然后进入如图2-1所示的窗口，选择lpm-counter模块，再选择cycloneⅲ和vhdl；文件取名为cnt10b。

图2-1 从原理图编辑窗进入lpm计数器编辑模块。

最终生成的lpm计数器文件如图2-2所示。

图2-2 lpm计数器模块。

lpm计数器模块的vhdl文件如下：

library ieee;

use library lpm;

use entity cnt10b is

port(aclrin std_logic ;

clk_enin std_logic ;

clockin std_logic ;

qout std_logic_vector (9 downto 0));

end cnt10b;

architecture syn of cnt10b is

signal sub_wire0 : std_logic_vector (9 downto 0);

component lpm_counter

generic (lpm_direction : string;

lpm_port_updown : string;

lpm_type : string;

lpm_width : natural);

port (clk_en : in std_logic ;

aclr : in std_logic ;

clock : in std_logic ;

q : out std_logic_vector (9 downto 0));

end component;

beginq <=sub_wire0(9 downto 0);

lpm_counter_component : lpm_counter

generic map (lpm_direction =>up",lpm_port_updown =>port_unused",lpm_type =>lpm_counter",lpm_width =>10)

port map (clk_en =>clk_en,aclr =>aclr,clock =>clock,q =>sub_wire0);

end syn;

按照以上设计lpm计数器模块，再次打开mega wizard plug-in manger管理器按钮，然后进入如图2-3所示的窗口，选择ram：1-port模块，再选择cycloneⅲ和vhdl，文件取名为ram0。然后按照设计要求选择合适的参数制定本次设计所需要的模块，在设计本模块时，最关键的一步就是调入初始化文件文件，本次设计的mif文件由康芯的mif文件生成器生成，该文件的数据位10位，数据深度为1024的矩形波数据，该文件部分内容如图-5所示。

mif文件的调用方式如图2-6所示。最终生成的lpm随机存储器模块如图2-7所示。

图2-3 从原理图编辑窗进入lpm_ram编辑模块。

图2-4 mif文件内容图2-5 mif文件内容。

图2-6 mif文件调用。

图 2-7 lpm随机存储器。

lpm随机存储器模块的vhdl设计文件：

timescale 1 ps / 1 ps

module ram0 (address,data,inclock,inclocken,wren,q);

input [9:0] address;

input [7:0] data;

input inclock;

input inclocken;

input wren;

output [7:0] q;

wire [7:0] sub_wire0;

wire [7:0] q = sub_wire0[7:0];

altsyncram altsyncram_component (

clocken0 (inclocken),wren_a (wren),clock0 (inclock),address_a (address),data_a (data),q_a (sub_wire0),aclr0 (1'b0),aclr1 (1'b0),address_b (1'b1),addressstall_a (1'b0),addressstall_b (1'b0),byteena_a (1'b1),byteena_b (1'b1),clock1 (1'b1),clocken1 (1'b1),clocken2 (1'b1),clocken3 (1'b1),data_b (1'b1),eccstatus ()q_b ()rden_a (1'b1),rden_b (1'b1),wren_b (1'b0));

defparam

altsyncram_ =normal",altsyncram_ =bypass",altsyncram_ =altsyncram_ =cyclone iii",altsyncram_ =enable_runtime_mod=no",altsyncram_ =altsyncram",altsyncram_ =1024,altsyncram_ =single_port",altsyncram_ =none",altsyncram_ =unregistered",altsyncram_ =false",altsyncram_ =m9k",altsyncram_ =new_data_no_nbe_read",altsyncram_ =10,altsyncram_ =8,altsyncram_ =1;

endmodule

按照实验要求，连接好电路，如图2-8所示。图2-8是一个八通道的逻辑数据采集电路，主要由三个功能模块构成：一个lpm_ram、一个10为计数器lpm_counter和一个锁存器74244。

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