考试题型：
1选择题15分。
2 程序阅读30分（分析波形、程序改错、程序填空各一题）
3 编写程序55分（四道大题）（组合逻辑电路、时序电路、结构化设计、状态机）
实验考试试题相关内容。
1、 数据选择器、编码器。
2、多位数码管显示。
3、多位计数器---不用例化语句。
4、分频器。
5、例化语句---结构化设计。
6.状态机图---vhdl程序。
一、 填空：
2-1、vhdl语言的客体有信号、变量、常量 。
2-3、常用的端口定义模式有 in 、 out 、buffer、inout四种。
2-4、vhdl设计的最基本模块是：设计实体。
2-1、vhdl的数据对象包括：信号，变量，常量，文件四类。
2-9、用vhdl设计某系统时，用到一种可枚举类型的数据，它的可能取值为：red，yellow，blue，orange，green。用color来表示这种数据类型，试写出这种数据类型的定义：
type color is ( red, yellow, blue, orange, green);
2-10 eda--电子设计自动化（electronic design automation）
2-11 cpld--复杂可编程逻辑器件（complex progammable logic device）
2-12 fpga---现场可编程门阵列(field programmable gata array)
3-1、完整vhdl语言程序包含实体、构造体、 配置 、包集合、 库五部分。
3-2、vhdl语言设计的基本单元是设计实体；其由实体说明和构造体说明两部分组成。
3-5、 vhdl语言构造体的子结构描述有 block语句结构 、process语句结构、子程序结构三种。
3-8、vhdl允许用三种描述方式来设计，即行为描述、结构描述和数据流描述，或者是这些方式的任意组合。其中，肯定能够综合的是结构描述和数据流描述，可能能够综合的是行为描述。
3-27、一个完整的vhdl语言程序通常包含实体、构造体、配置、包集合和库5个部分。它们的作用分别为：
实体用于描述所设计的系统的外部接口信号。
构造体用于描述系统内部的结构和行为。
包集合存放格设计模块都能共享的数据类型，常数和子程序等；
配置用于从库中选取所需要单元来组成系统设计的不同版本。
库存放已经编译的实体，构造体，包集合和配置。
3-12、在用vhdl语言进行设计时，一个基本设计单元，不管是简单的数字电路还是复杂的数字电路，其基本构成是一致的。它们都是由实体说明和构造体两部分构成。
3-7、在用vhdl语言进行设计时，共有五种库，即： ieee 库和 std 库 、 面向 asic 库 、
work库用户自定义库 。其中 ， std 库中 standard 包是总可见的，用户编译好的文件是放在 work 库中。
4-1、process语句有三个敏感信号，他们顺序改变一次，则process语句执行 3 次。
4-1、时钟上升沿的描述方式有 clk'event and clk=’1’ 、
clk'event and last_value=’0’ and clk=’1
4-2、vhdl描述语句按执行顺序可分为顺序描述语句 、 并发描述语句；
他们的关系是顺序描述语句只能包含于并发描述语句中，反之不能。
4-3、在loop语句有两种形式，它们是 for---loop 和 while---loop
4-5、变量可以在进程 、 过程和函数中定义。
4-7、循环控制语句有next和 exit 两条语句；在loop语句中若想跳出本次循环应。
使用 next 语句；若想结束整个循环体应使用 exit 语句。
二、 判断题：
1、判断对错，在正确的描述前画勾，错误的画叉。
2-(1)一个八位总线可以用标准类型byte表示。 (
2-(2)连接系统与外界的信号叫做端口。（√
2-(3)总线定义中位的顺序明确的指定了总线宽度。（√
2-(5)在一个矢量中，位的顺序是不重要的。 (
2-(6)内部信号的定义包括信号名、模式和类型。 (
2-(7)信号可被定义为信息的载体。（√
2-(9)总线和矢量是同一概念的不同名称。（√
2-(10)矢量中左边的位的序号一定比右边的小。(×
2-(11)每个端口都必须指定其模式。（√
2-(25) “运算符只能用于整型数的运算。(×
2-(66)、判断下面的说法是否正确：
a） vhdl语言中字母在任何情况下都不区分大小写。
b） 信号具有延迟、事件等特性，而变量没有。
c） 信号在进程中作为局部数据存储单元。(×
2- (65)信号代入语句只能用于process语句。 (
2-(33)变量、信号、常量称之为vhdl语言的三个客体（对象）。（
2-(34)信号和常数只能在构造体的定义语句区定义。(×
2-(40)端口说明中的端口方向out、buffer和inout都可以被写。（×
2-(42)数据类型bit、bit_vector是对std_logic、std_logic_vector的补充。（×
2-(43)一个构造体中多条并发描述语句的通信由构造体内定义的变量来完成。(×
2-(49)如果一条语句中包含多个优先级相同的运算符，vhdl语言遵循从左往由的运算规则。(×
2-(50)如果在一个表达式中由多个相同的逻辑运算符组成，只有and 、or、xor运算符不用加括号，否则结果不唯一。(×
2-(64)并置运算可以用集合体的方法实现，它适用于所有情况 (×
位二进制“10011001”数位字符串可表示为16“99”。
2- 2、判断下面每组表达式结果是否一致或与所给描述是否一致：
1) a<=b and c and d; a<=(b and c) and d; a<=b and (c and d一致)
2) a<=not b or c or d; a<=c or (not b) or d一致)
3) a<= b nand c nand d; a<=(c nand b) nand d不一致)
4)a是c与b 或然后和d与的结果；a<=c or b and d不一致)
5) a<=b or c or d; a<=(b or c) or d; a<=b or (c or d一致)
6) a<=not b and c and d; a<=c and (not b) and d一致)
(7) a<=notbandcora; a<=(notbandc)ora; a<=notband（cora） (不一致)
2-3、判断下面的并置运算是否正确：
signal a:std_logic
signal b:std_logic
signal c:std_logic_vector(0 to 2
signal d:std_logic_vector(0 to 4
c<=a & b & b
d<=a & b & c & c
d<=(a, a, c
4、判断下面的并置运算是否正确：
signal a:std_logic;
signal b:std_logic;
signal c:std_logic;
signal d:std_logic_vector(0 to 4);
c<=a & b & b; (
d<=a & b & c & c& c; (
d<=(a,b, c，c);
5、判断下面的并置运算是否正确：
signal a:std_logic;
signal b:std_logic;
signal c:std_logic_vector(0 to 2);
signal d:std_logic_vector(0 to 4);
c<=（a,b,b
d<=a & b & c & c; (
d<=(a, a, c
2-5、下面哪些是正确的用户定义的标识符？对于每个无效的标识符，说明其错误的理由。
1)2nd_item错误，不应以数字开头。
2)case ：错误，不应与保留字相同。
3)small_device：正确。
4)_name_ ：错误，不应以下划线开头。
5)my-name：错误，不应包括连词号“-”
3-(8)在实体中声明的端口信号，在这个实体的所有结构体中都可见。（√
3-(12)一个系统的所有信号都必须在实体中声明。(×
3-(13)结构描述可以是层次化的。
3-(14)如果包集合与实体在同一目录下，包集合中定义的对象就可以在实体中使用。 (
3-(15)vhdl仅有的两种设计单元是实体和结构体。
3-(16)一个实体可以有多个结构体。 （
3-(17)为了使用标准standard包集合，在实体前必须有library和use语句。 (
3-(18)vhdl中的每个系统都是实体和结构体的集合体。
3-(19) vhdl的系统中实体最具重要性。
3-(20)结构体是针对实体定义的，一个结构体可以针对多个实体。
3-(26)进程在**运行中总是处于下述两种状态之一：执行或挂起。（√
3- (30)如果一个信号在被实体使用的包集合中定义，那么在实体的构造体中使用这个信号也必须包含使用包集合的use语句。(×
2019EDA技术A卷
一 填空题 每空1分，共12分 1 在max plusii中，保存输入方式的文件名可以是任意的，而保存输入的文件名必须与文件的实体名一致。2 在vhdl的库中的程序包中对 等操作符做了重载设定。3 定义x则x的值为 11001 4 若有type temp is array 0 to 23 of bi...
2019EDA试卷 有答案
电子科技大学2011 2012学年第 2 学期期末考试卷。课程名称 数字系统eda技术 考试形式 一页纸开卷考试日期 2012年5月日考试时长 120分钟。课程成绩构成 平时 10 期中 0 实验 30 期末 60 本试卷试题由 5 部分构成，共 8 页。一 选择题 共20分，共10题，每题2分 1...
EDA技术实验
实验四简易交通灯控制器设计。一 实验目的。了解状态机的典型结构及编写方法。二 实验要求。使用状态机设计一个交通灯控制器，该控制器用于控制十字路口的信号灯和倒计时显示器。在东西和南北两个方向上均有一组红 黄 绿灯和倒计时显示器，假设各灯交替点亮的时间为 红灯45秒，绿灯40秒，黄灯5秒，同时用数码管指...