eda课程设计报告。
课程：eda技术实用教程。
学院：电子与信息工程学院。
班级：姓名：
学号：教师：
完成日期：2013.01.02
一：实验名称：3-8译码器**。
二：实验要求：熟悉对max+plusⅱ10.0的使用，并且能简单的使用进行3-8译码器的**和论证。
三：实验步骤：
1：使用max+plusⅱ10.0软件，设计3-8译码器的实验原理图如下所示：
图1 实验原理图。
2：波形的**与分析。
启动max+plusⅱ10.0\w**eform editor菜单，进入波形编辑窗口，选择欲**的所有i\o管脚。如下图所示：
图2 波形编辑。
为输入端口添加激励波形，使用时钟信号。选择初始电平为“0”，时钟周期倍数为“1”。添加完后，波形图如下所示：
图3 添加激励后的波形。
打开max+plusⅱ10.0\simulator菜单，确定**时间，单击start开始**，如下图所示：
图4 **过程。
图5 **结果。
四：实验结论：使用max+plusⅱ10.0能很好的完成很多电路的**与工作。
一、原理图设计输入法。
图一 2选1多路选择器结构体。
图二电路编译结果。
图三波形**。
由波形图可知：
当a、b两个输入口分别输入不同频率信号时，针对选通控制端s上所加的不同电平，输出端y将有对应不同信号输出。例如当s为低电平时，y口输出了来自a端的较高频率的时钟信号；反之，即当s为高电平时，y口输出了来自b端的较低频率的时钟信号。
二、文本设计输入（vhdl）法。
图四 2选1多路选择器（vhdl）
图五 2选1多路选择器（vhdl）波形图。
图六 2选1多路选择器（vhdl）引脚分布图。
一、vhdl程序。
library ieee;
use use
entity cnt10 is
port (clk,rst,en,load: in std_logic;
data: in std_logic_vector(3 downto 0);
dout: out std_logic_vector(3 downto 0);
cout: out std_logic);
end entity cnt10;
architecture beh** of cnt10 is
beginprocess (clk,rst,en,load)
variable q: std_logic_vector(3 downto 0);
beginif rst='0' then q:= others=>'0');
elsif clk 'event and clk ='1' then
if en='1' then
if (load ='0') then q:=data; else
if q<9 then q:=q+1;
else q:=(others=>'0');
end if;
end if;
end if;
end if;
if q="1001" then cout<='1';
else cout<='0'; end if;
dout <=q;
end process;
end beh**;
它是一个带有异步复位和同步加载功能的十进制加法计数器。
二、编译报告。
compilation report _flow sumamy
simulation repoet_simutlaion w**eform
由图可知，（1）当计数使能en为高电平时允许计数；rst低电平时计数器被清零。（2）由于load是同步加载控制信号，其第一个负脉冲恰好在clk的上升沿处，故将5加载于计数到9，出现了第一个进位脉冲。由于load第二个负脉冲未在clk上升沿处，故没有发生加载操作，而第个负脉冲都出现了加载操作；（3）当计数器每次计到9时，输出为高电平，而且计数器又从0开始重新计数。
三、rtl图。
四、symbol
一、用if_then语句实现4选1多路选择器。
图一用if_then语句实现4选1多路选择器文本设计输入。
图二程序运行编译结果。
图三四选一多路选择器的电路**波形图。
由上图可知：
当sel=11时，y=intput3；当sel=10时，y=intput2；当sel=01时，y=intput1；当sel=00时，y=intput0；实现了四选一功能。
图四4选1多路选择器rtl电路图。
图五 4选1多路选择器symbol
二、用case语句实现4选1多路选择器。
图六用case语句实现4选1多路选择器文本设计输入。
图七程序运行编译结果。
图八四选一多路选择器的电路**波形图。
由上图可知（s<=s1&s2）：
当s=00时，z=a；当s=01时，z=b；当s=10时，z=c；当s=11时，z=d；实现了四选一功能。
图九 4选1多路选择器rtl电路图。
图十 4选1多路选择器symbol
三、用when_else语句实现4选1多路选择器。
图十一用when_else语句实现4选1多路选择器文本设计输入。
图十二四选一多路选择器的电路**波形图。
由上图可知（sel<=b & a）：
当sel=00时，q=i0；当sel=01时，q=i1；当sel=10时，q=i2；当sel=11时，q=i3；实现了四选一功能。
图十三 4选1多路选择器rtl电路图。
一、文本设计输入（vhdl）法。
图一 adc0809采样状态机文本设计输入。
图二程序运行编译结果。
二、rtl电路图。
图三 adc0809采样状态机rtl电路图。
三、adc0809采样状态图。
图四 adc0809采样状态图。
四、adc0809采样状态机工作时序。
图五 adc0809采样状态机工作时序图。
上图显示了一个完整的采样周期。复位信号后进入状态s0；第二个时钟上升沿后，状态机进入状态s1，由start、ale发出采样和地址选通的控制信号。而后，eoc由高电平变为低电平，adc0809的8位数据输出端呈现高阻状态“zz”。
在状态s2，等待了clk的数个时钟周期之后，eoc变为高电平，表示转换结束；进入状态s3，在此状态的输出允许oe被被设置成高电平。此时adc0809的数据输出端d[7.. 0]即输出已经转换好的数据5eh。
在状态s4，lock_t发出一个脉冲，其上升沿立即将d端口的5e锁入q和regl中。
图六 adc0809采样状态机symbol
一、文本设计输入（vhdl）法。
图一序列检测器文本设计输入。
图二程序运行编译结果。
二、序列检测器rtl电路图。
图三序列检测器rtl电路图。
三、序列检测器状态图。
图四序列检测器状态图。
四、序列检测器时序**波形。
图五序列检测器时序**波形。
由上图可知，当有正确序列进入时，到了状态8时，输出序列正确标志sout=1。而当下一位数据为零时，即din=0，进入状态四s3（这时测出的数据110恰好与原序列数的头三位相同）。
图六序列检测器symbol
一、文本设计输入（vhdl）法。
图一两个8位乘8位的有符号数乘法器文本设计输入。
图二程序运行编译结果。
图三**波形。
由波形可知，在clk的第4个上升沿后才得到第一个计算数据，之前都是0。第4个上升沿后得到的结果为s=0×0+23×15=345；第5个上升沿后得到结果为s=23×15+11×22=587；第6个上升沿后得到结果为s=11×22+33×45=1727；第7个上升沿后得到结果为s=33×45+16×21=1821；第8个上升沿后得到结果为s=16×21+16×5=416；第9个上升沿后得到结果为s=16×5+11×21=311；
二、两个8位乘8位的有符号数乘法器symbol
图四两个8位乘8位的有符号数乘法器symbol
三、两个8位乘8位的有符号数乘法器rtl电路图
图五两个8位乘8位的有符号数乘法器rtl电路图。
一、文本设计输入（vhdl）法。
图一全加器文本设计输入。
图二**结果。
图三全加器波形**图。
全加器真值表如下：
对比真值表和**波形，加数ain,bin和进位cin共有8总情况，和sum和进位count共有4总情况，波形和真值表一致。
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