2008～2009学年第一学期eda技术a卷。
适用：06级电子信息工程专业eda技术a
一、填空题：（共20分，每空1分）
1、在vhdl程序设计中，常用的库有（ ieee库 ）（std ）（work ）库等。
2、max_plusii为原理图输入设计配备了各种需要的元件库，它们分别是（ 基本逻辑元件库）（ 宏功能元件库 ）（宏功能块lpm库 ）。
3、采用原理图输入设计的文件后缀为（ .gdf采用波形图输入设计的文件后缀为（ .wdf ）
4、在vhdl中的数值类属性测试函数主要有（left）（ right）（ high ）和low。
5、fpga/cpld的设计流程为（ 设计输入 ）、综合 ）（适配 ）（时序**与功能** ）（编程** ）（硬件测试 ）。
6、 若d<= 11” &00’ &01”，则d的值为（ “110001” ）
7、 若定义w : buffer std_logic_vector(0 to 5)，程序中有w<=“100111”；则w(2)的值为（ 0 ）。
8、 定义signal f,g:std_logic_vector(5 downto 0); 若f的值为“101011”，若执行g<=(5=>f(1),4=>’1’, others=>f(4));则g的值是（ 110000 ）。
二、简答题：（共10分）
1、vhdl程序一般包括几个组成部分，每部分的作用是什么？
答：vhdl程序一般包括3个组成部分，它们是。
1）实体，它描述的是电路器件的端口构成和信号属性；
2）结构体，描述设计实体的内部结构和外部设计实体端口间的逻辑关系；
3）库及程序包的声明，在设计实体中的语句可以使用库中相应程序包的数据和文件。
2、什么叫顺序语句，它的适用范围是什么？vhdl有那几种基本的顺序语句？
答：执行顺序与它们的书写顺序基本一致的语句叫顺序语句，顺序语句只能出现在进程和子程序中，子程序包括函数和过程。
vhdl有六类基本顺序语句：赋值语句、流程控制语句、等待语句、子程序调用语句、返回语句、空操作语句。
三、改错，请指出下列描述中的语法错误并改正（10分）
library ieee; -缺分号。
use --缺程序包名。
entity h_adder is实体名不一致。
port (a, b : in std_logic;
co, so : out std_logic) ;分号放外边。
end entity h_adder;
architecture fh1 of h_adder is
signal abc : std_logic_vector(1 downto 0改成signal 且数据宽度不对。
beginabc <=a & b ;
process(abc)
begin缺begin
case abc is
when "00" =so<='0'; co<='0' ;
when "01" =so<='1'; co<='0' ;
when "10" =so<='1'; co<='0' ;串行数据用单引号。
when "11" =so<='0'; co<='1' ;并行数据用双引号。
when others =>null ;
end case缺 end case;
end process;
end architecture fh1结构体名不一致。
四、编程题（60分）
1、use vhdl language to realize the logic function of figure（5分）
library ieee;
use entity multi_dff is
port( clk,a,d : in std_logic;
qq: out std_logic);
end multi_dff;
architecture bhv of multi_dff is
signal q1,q2 : std_logic;
beginpro1: process (clk)
beginif clk'event and clk='1'
then q1 <=not (q2 or a);
end if;
end process ;
pro2:process (q1)
beginif q1'event and q1='1'
then q2 <=d;
end if;
qq <=q2 ;
end process ;
2、用for_loop语句实现一个16位的串入并出移位寄存器。（10分）
library ieee;
use use
use entity chuan_bing is
port(load : in std_logic;
d_in : in std_logic;
d_out:buffer std_logic_vector(15 downto 0);
clk :in std_logic);
end chuan_bing;
architecture arch of chuan_bing is
signal l: std_logic_vector(15 downto 0);
beginprocess(clk)
beginif(clk'event and clk='1') then
l(0)<=d_in;
if(load='0') then
for i in 14 downto 0 loop
l(i+1)<=l(i);
end loop;
elsed_out<=l;
end if;
end if;
end process;
end arch;
3、用vhdl设计2位全减器电路，要求首先设计一个1位全减器，然后用元件例化语句设计2位全减器。（15分）
一位全减器。
library ieee;
use entity suber is
port(a,b,c : in std_logic;
dout,sub : out std_logic);
end suber;
architecture arch of suber is
signal s : std_logic_vector(2 downto 0);
begins<=c&b&a;
process(s)
begincase s is
when"000" =dout<='0';sub<='0';
when"001" =dout<='1';sub<='0';
when"010" =dout<='1';sub<='1';
when"011" =dout<='0';sub<='0';
when"100" =dout<='1';sub<='1';
when"101" =dout<='0';sub<='0';
when"110" =dout<='0';sub<='1';
when"111" =dout<='1';sub<='1';
when others=>null;
end case;
end process;
end arch;
2位全减器。
library ieee;
use entity fullsuber is
port(x,y : in std_logic_vector(1 downto 0);
sin : in std_logic;
dout1 : out std_logic_vector(1 downto 0);
sub1 : out std_logic);
end fullsuber;
architecture arch of fullsuber is
component suber
port(a,b,c : in std_logic;
dout,sub : out std_logic);
end component;
signal e : std_logic;
beginu1: suber port map (a=>x(0),b=>y(0),c=>sin,dout=>dout1(0),sub=>e);
u2: suber port map (a=>x(1),b=>y(1),c=>e,dout=>dout1(1),sub=>sub1);
end arch;
4、用vhdl描述一个具有计数使能、异步复位和计数器并行预置功能的16位加法计数器。（15分）
library ieee;
use use
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