eda技术试卷。
一、填空题。
1、某一纯组合电路输入为in1，in2和in3，输入出为out，则该电路描述中always的事件表达式应写为always@(in1,in2,in3 )；若某一时序电路由时钟clk信号上升沿触发，同步高电平复位信号rst清零，该电路描述中always的事件表达是应该写为always @(posedge clk )。
2、在模块中对任务进行了定义，调用此任务，写出任务的调用 mytast(f,g,m,n,p) 。
task mytast要求：变量的传递关系如下。
output x,ym——a，n——b，p——c，x——f，y——g
input a,b,c;
endtask
3、if(a) out1<=int1; 当a= 1 执行out1<=int1
else out1<=int2; 当a= 0 执行out1<=int2
’ b1001<<2= 4’b100100 ，4’ b1001>>2= 4’b0010 。
5、下面程序中语句是并行执行，语句是顺序执行。
1 module m(……
2 input ……
3 output ……
4 reg a,b……；
5 always@(…
6 assign f=c&d;
7 always@(…
8 begin
9 a=……
10 b=……
end11 mux mux1(out,in0,in1);
endmodule
选择题：1、下列标示符哪些是合法的（b ）
a、$time b、_date c、8sum d、mux#
2、如果线网类型变量说明后未赋值，起缺省值是（d ）
a、x b、1 c、0 d、z
3、现网中的值被解释为无符号数。在连续赋值语句中，assign addr[3:0]=-3;addr被赋予的值是（ a ）
a、4’b1101 b、4’b0011 c、4’bxx11 d、4’bzz11
4、reg[7:0] mema[255:0]正确的赋值是（a ）
a、mema[5]=3’ d0, b、8’ d0; c、1’ b1; d、mema[5][3:0]=4’ d1
5、在code模块中参数定义如下，请问top模块中d1模块delay1、delay2的值是( d )
module code(x,ymodule top;
paramee delay1=1,delay2=1
code #(1,5) d1(x1,y1);
endmoduleendmodule
a、（1,1） b、（5,5） c、（5,1） d、（1,5）
6、“a=4’ b11001,b=4’ bx110”选出正确的运算结果（b ）
a、a&b=0 b、a&&b=1 c、b&a=x d、b&&a=x
7、时间尺度定义为timescale 10ns/100ps，选择正确答案（c ）
a、时间精度10ns b、时间单位100ps c、时间精度100ps d、时间精度不确定。
8、若a=9，执行$display(“current value=%0b,a=%0d”,a,a)正确显示为（b ）
a、current value=1001,a=09b、current vale=1001,a=9
c、1001,9d、current vale=00…001001,a=9
9、aways begin #5 clk=0；#10 clk=~clk;end产生的。
波形（ a ）
a、占空比1/3 b、clk=1 c、clk=0 d、周期为10
10、在verilog中定义了宏名 `define sum a+b+c 下面宏名引用正确的是（c ）
a、out=’sum+d; b、out=sum+d; c、out=`sum+d; d、都正确。
三、简答题。
1、always语句和initial语句的关键区别是什么？能否相互嵌套？（5分）
always语句是循环语句，initial只执行一次。它们不能嵌套2、画出下面程序综合出来的电路图。(7分)
always@(posedge clk)
beginq0<=~q2;
q1<= q0;
q2<= q1;
end3、ha模块程序如下，写出引用ha模块描述fa模块的verilog程序。(7分)
module ha(a,b,s,c);
input a,boutput s,cassign =a+bendmodulemodule fa(a,b,ci,co,s);
input a,b,ci;
output co,s;
wire sl,c1,c2;
ha a(a,b,sl,c1);
ha b(sl,ci,c2,s);
assign co=c1|c2;
endmodule
4、写出下面程序中变量x，y，cnt，m，q的类型(5分)
assgin x=yalways@(posegde clk)
begincnt=m+1q=~qend
四、编程题。
1、设计一奇偶校验位生成电路，输入八位总线信号bus，输出及校验位odd，偶校验位even。
2、设计一个带复位端且对输入时钟clk进行二分频模块，并画出**波形。
设计要求：复位信号为同步、高电平有效，时钟的下降沿触发。
3、设计一带异步复位端、异步置数段（低电平有效）的四位加法计数器，时钟clk上升沿有效），复位信号clr，置数信号load、输入数据data、输出qout。并画出**波形。
五题答案1. module parity(even,odd,busoutput even,odd;
input[7:0] bus; /奇同偶异。
assign even=^bus;//偶校验用异或。
assign odd=^~bus;//奇校验用同或。
endmodule
2. module m2(out,clk,reset);
input reset,clk;
output out;
reg out;
always @(negedge clk)
begin
if(reset)
out<=0;
elseout<=~out;
endendmodule
3. module adder_4(qout,clr,clk,load,data);
output[3:0] qout;
input[3:0] data;
input load,clr,clk;
reg[3:0] qout;
always @(posedge clk or negedge load or negedge clk)
beginif(!load)
qout<=data;
else if(!clr)
qout<=0;
else qout<=qout+1;
endendmodule
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