数字逻辑电路作业

《数字电路与逻辑设计》 作业2

一． 填空题：

1. 基本rs触发器，当r0，s0都接高电平时，该触发器具有__1___功能。

2. 基本rs触发器使用时不允许同时为___0___即必须满足___1__的条件，这个条件也称为基本rs触发器输入信号的约束条件。

3. 按逻辑功能来划分，触发器可分为rs触发器，__jk__触发器，__d__触发器和t触发器等四种类型。

4. 每个触发器可记录__1__位二进制码，因为它有_两_个稳定态。

5. 三态门有三种输出状态__输出高电平__、输出低电平__和__高阻状态_，分别代表三种不同的逻辑值。

6. 欲使jk触发器按工作，则触发器输入端j=k=_1_，或jk

7. 构造一个模10同步加1计数器，至少需要__4__个触发器。

8. 时序逻辑电路按其状态改变是否受统一定时信号控制，可将其分为__同步时序逻辑电路___和__异步时序逻辑电路___两种类型。

9. 根据计数过程中数字增减规律的不同，计数器可以分为___加法___计数器、__减法___计数器和__可逆__计数器。

10. 一个五位二进制加法器，由00000状态开始，向经过35个输入脉冲后，此计数器的状态为__00011__。

11. 一个存储容量为1k×8的存储器，能存__8k___位二进制数。

12. 设一片ram芯片的容量为1024×4，扩展为4096×8，求计算机片数__8___

13. 一个同步时序逻辑电路可用__输入函数表达式__、状态方程表达式__和___激励函数表达式__三组函数表达式描述。

14. 某存储芯片的容量为64k×16，则其地址线和数据线分别为__状态方程表达式__条和__激励函数表达式__条。

二． 下图所示jk触发器电路上，加入周期性的时钟脉冲，设q的初始状态为0，试画出各触发器q端的波形。

cpcp答。

三． 设触发器的初始状态为0，已知时钟脉冲cp及a,b端的波形如图所示，画出q端波形，设q的初态为0。

a1 2 3 4 5 6cpb

cpab

q四。 根据下图所示的电路和波形，画出q端波形。acp

bcpabq

五。 分析下图所示电路的功能。fcp

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