设计题目：数字信号的发送和接收电路设计
院系：电子信息与电气工程系。
学生姓名。学号：200902070007
专业班级：09电子信息工程（专升本。
2010 年 12 月 08 日。
1. 设计背景和设计方案。
随着科技的发展，模拟信号在很多方面将逐渐会被数字信号所替代，数字信号有许多优势，他增加了通信的保密性，提高了抗干扰能力，但其技术复杂，数字信号在传输过程中会混入杂音，可以利用电子电路构成的门限电压，去衡量输入的信号电压，只有达到某一电压幅度，电路才会有输出值，并自动生成一整齐的脉冲。在简要介绍同步数字复接基本原理的基础上，采用vhdl语言对同步数字复接各组成模块进行了设计，并在ise集成环境下进行了设计描述、综合、布局布线及时序**。
1.1系统简介。
课题采用altera公司的quartus6.0设计平台，以超高速集成电路硬件描述语言vhdl为系统逻辑描述的唯一表达方式，采用自顶向下的设计原则，对mcs-51单片机的串行接口进行反相设计。在设计时进行模块划分，可划分为4个子模块，它们分别是1）串口时钟发生器模块；
2）数据检测器模块；
3）发送器模块；
4）接收器模块。
1.2系统框图。
该系统框图如图1所示。
图1 系统框图。
把并行码变为或把串行码变为并行码，在数据接收端，只有在**传送无误后，才把数据**并行输出。串行偶校检测器课通过异或实现数据传送的格式采用异步串行通信的格式，包含起始位，数据位，检验位，停止位和空闲位。此实验可选用两个实验箱完成，一个发送数据，一个接收数据。
注意，两试验箱的时钟必须选得一样，两实验箱要共地。
2. 方案实施。
2.1设计思路。
设计一个5位数字信号的发送和接收电路，把并行码变为串行码或把串行码变为并行码，串行偶校验检测器可通过异或实现。在数据接收端，只有在**传送无误后，才把数据**并行输出。数据传送的格式采用异步串行通信的格式，包含起始位、数据位、校验位、停止位和空闲位。
2.2程序。
数据发送模块：将并行数据加上起始位、偶校验位和停止位，以串行方式发送出去。
library ieee;
use use
entity send is
port(start:in std_logic;
a: in std_logic_vector(4 downto 0);
clk: in std_logic;
b:out std_logic);
end send;
architecture rt1 of send is
beginprocess(clk,a)
variable temp:std_logic_vector(6 downto 0);
variable tmp,m:std_logic;
variable tmp1:integer range 0 to 7;
beginif(clk even and clk='1')then
if(m='0')then --发送空闲位。
tmp:='1';
end if;
if(start='0')then --start键有效。
m:='1';
temp(5 downto 1):=a(4 downto 0); 数据位。
temp(6):=a(4)xor a(3) xor a(2) xor a(1) xor a(0); 偶校验位。
temp(0):=0'; 起始位。
elsif(m='1') then
tmp:=temp(0); 发送数据。
temp:='1'&temp(6 downto 1);
if(tmp1<7)then --一次发送8位数据，在最后加上停止位‘1’
temp:=temp1+1;
elsem:='0';
temp:="0000000";
tmp1:=0;
end if;
end if;
end if;
b<=tmp;
end process;
end rt1;
接收电路比发送电路要复杂，接收电路要实时检测起始位的到来，一旦检测到起始位到，就要将这一帧数据接收下来，数据接收模块，当检测到起始位时，将数据位和校验位取出，若校验无误，则并行送出，若有误则报警。
library ieee;
use entity rcv is
port(clk,re:in std_logic;
imp:out std_logic_vector(4 downto 0);
alm:out std_logic);
end rcv;
architecture rcv_arc of rcv is
beginprocess(clk)
variable a:std_logic;
variable cnt:integer range 0 to 6;
variable shift:std_logic_vector(5 downto 0);
beginif clk'event and clk='1' then
if a='0' then
if re='0' then --检测起始位。
a:='1';
alm<='0';
end if;
elseif cnt<6 then
shift:=shift(4 downto 0)&re; -取出数据位和校验位。
cnt:=cnt+1;
elsecnt:=0;
a:='0';
if(shift(0) xor shift(1) xor shift(2) xor shift(3) xor shift(4) xor shift(5)='0' then
imp<=shift(5 downto 1); 若校验无误，则送出。
elsealm<='1'; 检测到错误则报警。
end if;
end if;
end if;
end if;
end process;
end rcv_arc;
2.3模块功能**。
对于send模块和rcv模块，我们根据vhdl的学习有了深入的了解，对此我们可以通过**可以通过vhdl语言设计出send模块和rcv，通过编译**我们可以较容易的看出波形，从而得出设计是否满足我们的需求。
通过编译**的send（图2）模块和rcv（图3）模块及相应的**图如图所示：
图2 发送模块图3接收模块。
send模块为发送模块，将并行数据加上起始位，偶校验位和停止位，一串行方式发送出去，通过**，其波形图如图4所示。
图4 发送模块**波形。
rcv模块为数据接收模块，当检测到起始位时，将数据位和校验位取出，若检验无误，则并行送出，若有误则报警，通过**，其波形图如图5所示。
图5 接收模块**波形。
3.结果和结论。
通过ｖｈｄ语言对于数字信号的发送和接收电路的设计，从中对于ｖｈｄ语言有了更加深入的了解，对于数字信号的特点也有了初步的了解。设计过程中，遇到过许多困难，但在自己的努力下，数字信号的发送和接收，能够准确的发送和接收，最终通过**，验证了设计的准确性。
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