淮海工学院。
2010-2011学年第二学期。
数字电子技术课程设计报告书。
课题题目： 数字时钟
专业： 光信息科学与技术
班级： 光电091
学号： 090913109
姓名： 洪昀
指导老师： 薛清
第一章数字钟设计原理及组成框图。
1.1 设计要求和要点。
利用数字电路的理论和知识进行设计，一般应具有时分秒即使功能，同时可以进行实践的调整；定点报时等。
1）设计一个精确的秒脉冲信号产生电路。
2）设计60进制、24进制计数器。
3）设计译码显示电路。
4）设计操作方面的校时电路。
5）实现整点报时功能。
1.2工作原理。
数字电子钟实际上是一个对标准频率（1hz）进行计数的计数电路。由于计数的起始时间不可能与标准时间（如北京时间）一致，故需要在电路上加一个校时电路，同时标准的1hz时间信号必须做到准确稳定。通常使用振荡器电路构成数字钟。
数字电子钟是一个将“时”，“分”，“秒”显示于人的视觉器官的计时装置。它的计时周期为24小时，显示满刻度为23时59分59秒，另外应有校时功能和报时等附加功能。因此，一个基本的数字钟电路主要由译码显示器、“时”，“分”，“秒”计数器，校时电路、报时电路和振荡器组成。
干电路系统由秒信号发生器、“时、分、秒”计数器、译码器及显示器、校时电路、整点报时电路组成。秒信号产生器是整个系统的时基信号，它直接决定计时系统的精度，一般用振荡器加分频器来实现。将标准秒信号送入“秒计数器”，“秒计数器”采用60进制计数器，每累计60秒发出一个“分脉冲”信号，该信号将作为“分计数器”的时钟脉冲。
“分计数器”也采用60进制计数器，每累计60分钟，发出一个“时脉冲”信号，该信号将被送到“时计数器”。“时计数器”采用24进制计时器，可实现对一天24小时的累计。译码显示电路将“时”、“分”、“秒”计数器的输出状态送到七段显示译码器译码，通过七位led七段显示器显示出来。
校时电路时用来对“时”、“分”、“秒”显示数字进行校对调整的显示数字进行校对调整的。
1.3 组成框图。
表一组成框图。
表二系统设计框图。
第二章数字时钟单元电路设计。
2.1 振荡器电路。
振荡器是数字钟的核心，它的作用是产生一个频率标准时间频率信号，然后再由分频器分秒脉冲，因此，振荡器频率的精度与稳定度基本决定了数字电子钟的质量。振荡器的稳定度及频率的精确度解决了数字钟计时的准确程度，通常选用石英晶体构成振荡器。一般来说，振荡器的频率越高，计时精度越高。
这里采用的是555定时器与rc组成的多谐振荡。
器。下表为555功能表：
图一（左图）555管脚排
图二（右图） 秒脉冲产生电路。
f=1 / tpl+tph)≈1.43 /[r1+2 r2) c]由于555内部的比较器灵敏度较高，而且采用差分电路形式，它的振荡频率受电压和温度变化的影响很小。当。
要产生1s的脉冲时，只要组合r1、r2和c的值使tph为1s就行了。
通过计算r1、r2为1mω，c为0.47uf。
2.2 计数器。
有了时间标准“秒”信号后，就可以根据设。
计要求设定时、分、秒计数器：分和秒计数器都采用60进制计数器，时采用24进制的计数器，都可采用74ls160来实现。74ls160是十进制同步加法计数器。
74ls160逻辑功能。
由逻辑图与功能表知，在74ls160中ld为预置数控制端，d0-d3为数据输入端，c为进位输出端，rd为异步置零端，q0-q3位数据输出端，ep和et为工作状态控制端。
当rc=0时所有触发器将同时被置零，而且置零操作不受其他输入端状态的影响。当rc=1、ld=0时，电路工作在预置数状态。这时门g16-g19的输出始终是1，所以ff0-ff1输入端j、k的状态由d0-d3的状态决定。
当rc=ld=1而ep=0、et=1时，由于这时门g16-g19的输出均为0，亦即ff0-ff3均处在j=k=0的状态，所以cp信号到达时它们保持原来的状态不变。同时c的状态也得到保持。如果et=0、则ep不论为何状态，计数器的状态也保持不变，但这时进位输出c等于0。
当rc=ld=ep=et=1时，电路工作在计数状态。从电路的0000状态开始连续输入16个计数脉冲时，电路将从1111的状态返回0000的状态，c端从高电平跳变至低电平。利用c端输出的高电平或下降沿作为进位输出信号。
（右图为译码器。
2.3译码显示。
译码显示电路是将数字电子钟的计时状态直观清晰的反应出来，被人们的视觉感官所接受。显示器件选用译码器74ls47和led七段数码管。在译码显示电路输出信号的驱动下，显示出清晰的、直观的数字符号，并且为保证数码管正常工作提供足够的工作电
流。该数字钟的电路设计用到了6个显示数。
码管和六个译码器。数码管上要接上电阻数码管。
2.4时分秒计时电路的设计。
根据同步集成十进制计数器74160的真值表，利用两片74160组成的同步六十进制递增计数器，其中个位计数器接成十进制形式，十位计数器选择qc与qb做反馈端，经过与非门输出控制清零端（clr’），接成六进制形式。
个位与十位计数器之间采用同步清零方式，将个位计数器的进位输出控制端（rco）接至十位计数器的容许端（ent）,完成个位对十位计数器的进位控制。将个位计数器的rco端和十位计数器的qc与qa经过与门由co端输出，作为六十进制的进位输出脉冲信号。当计数器的状态为59时，co端输出高电平，在同步级连方式下，容许高位计数器（分钟的个位计数器）计数。
电路创建完成后，进行**实验时，利用信号源库中的1hz方波信号作为计数器的时钟脉冲源。
由于电子钟的分钟只有在秒钟的显示数码管为59时方会跳一下，因此将秒钟的进位分钟个位计数器的容许端（ent），再由分钟个位计数器的进位（rco）以及容许端（ent）通过与门输入十位计数器的容许端（ent）。
利用两片74160同步十进制计数器可以实现二十四递增计数器。个位。
与十位计数器均接成十进制计数器形式，采用同步清零方式。
选择十位计数器的输出端qb和个位计数器的输出端qc通过与非门。
控制两片计数器的清零端（clr’）,当计数器的输出状态为***立即译码反馈清零，实现二十**制递增计数器。由于电子钟的时钟只有在分钟和秒钟的显示数码管为5959时方会跳一下，因此将分钟以及秒钟的进位通过一个与门输入时钟个位计数器的容许端（ent），再由个位计数器的进位（rco）以及容许端（ent）通过与门输入十位计数器的容许端（ent）。
2.5手动校时。
校时校分电路是电子钟不可缺少的部分，每当电子钟与实际时间不符时，需要根据标准时间进行校时。当时间不准时，可以手动将秒脉冲接到时的cp端，当数码管显示正确的时的时候断开秒脉冲与cp的连接，再用同样的方法调分和秒。
第三章电路设计图。
第四章硬件安装与调试。
4.1硬件各部分的测试。
1）面板和线测试：
测试面板各触点和线是否接通，可以用万能表测量通不通。线被。
剥出很长时间表面会有锈接触良。
2）七段显示器与七段译码器的测量。
数字电子钟有用到6个显示译码管。变化时好的没有出现乱码的显示译码管是好的，否则为坏的。
3）芯片的测试。
芯片测试有两种方法，一种是通过接线来测试其功能，满足功能要求说明芯片是好的，否则是坏的；另外一种是直接用学校提供的机器进行好。
坏识别。4.2 硬件安装。
当以上所有检测无误之后，就开始进行硬件安装。根据电路图，将所有要用到的芯片安装到电路板上。硬件安装时根据multisim10或ewb**电路一个模块一个模块的进行。
首先，将电源+5v以及接地端与电路板相连。其次，进行秒计时电路的安装，经检查无误后，将秒钟的进位信号接出；再进行分钟计时电路的安装，经检查无误后，将分钟的进位信号接出；再进行时钟计时电路的安装。主要电路安装完成后观察电子钟是否准确、正常的工作，观察秒钟到分钟是否有进位，观察59分59秒时候时钟是否进位等等。
当以上无误后，再进行校时电路的安装，这里接线有用到一个手动cp。
第五章心得与体会。
当做完课程设计时，我又一种很深的感慨：实践是最好的老师，只有通过实践才能发现自己的不足。
在动手连线之前，我觉得电子时钟的课程设计非常简单。虽然连的线多了点，但是时分秒连的线差不多是一样的，没有什么挑战性可言。可是当真正在连线的时候，我却发现了一个又一个的问题。
首先是管脚排列记得不清楚，经常把接高电平的线连到低电平去。其次总是粗心大意，看错面包板上的接口，还有就是面板板内部发生断路的故障，导致即使连线正确了，但还是没法显示时间。这就需要自己动手检查，在布满了导线的面包板上查错，真不是一件容易的事情。
不过事情都是有两面性的，当我费了很大的力把数字时钟做出来后，我发现我在不知不觉中领悟了很多数电知识，对数电产生了很大的兴趣，而且培养了自己的动手能力和**能力。
在以后的学习甚至工作中，还会遇到很多关于数电方面的难题，通过这次的课程设计，我现在充满了兴趣和信心去挑战它们，征服他们。
第六章附录。
6.1 元器件清单
6.2实物图。
数电课程设计电子时钟
数字电子钟设计。摘要。数字钟被广泛用于个人家庭，车站，码头 办公室等公共场所，成为人们日常生活中的必需品。由于数字集成电路的发展和石英晶体振荡器的广泛应用，使得数字钟的精度，运用超过老式钟表，而且大大地扩展了钟表原先的报时功能。诸如定时自动报警 按时自动打铃 时间程序自动控制 定时广播 自动起闭路灯...
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