eda课程设计——电子时钟。
by 凌步虚zjl
1 在信息产业中eda产生的影响。
随着大规模集成电路技术和计算机技术的不断发展，在涉及通信、国防、航天、医学、工业自动化、计算机应用、仪器仪表等领域的电子系统设计工作中，eda技术的含量正以惊人的速度上升；电子类的高新技术项目的开发也逾益依赖于eda技术的应用。即使是普通的电子产品的开发，eda技术常常使一些原来的技术瓶颈得以轻松突破，从而使产品的开发周期大为缩短、性能**比大幅提高。不言而喻，eda技术将迅速成为电子设计领域中的极其重要的组成部分。
2 中国国内eda发展情况。
从目前的eda技术来看，其发展趋势是**重视、使用普及、应用文泛、工具多样、软件功能强大。
中国eda市场已渐趋成熟，不过大部分设计工程师面向的是pc主板和小型asic领域，仅有小部分（约11%）的设计人员工发复杂的片上系统器件。为了与台湾和美国的设计工程师形成更有力的竞争，中国的设计队伍有必要购入一些最新的eda技术。
在信息通信领域，要优先发展高速宽带信息网、深亚微米集成电路、新型元器件、计算机及软件技术、第三代移动通信技术、信息管理、信息安全技术，积极开拓以数字技术、网络技术为基础的新一代信息产品，发展新兴产业，培育新的经济增长点。要大力推进制造业信息化，积极开展计算机辅助设计（cad）、计算机辅助工程（cae）、计算机辅助工艺（capp）、计算机机辅助制造（cam）、产品数据管理（pdm）、制造资源计划（mrpii）及企业资源管理（erp）等。有条件的企业可开展“网络制造”，便于合作设计、合作制造，参与国内和国际竞争。
开展“数控化”工程和“数字化”工程。自动化仪表的技术发展趋势的测试技术、控制技术与计算机技术、通信技术进一步融合，形成测量、控制、通信与计算机（m3c）结构。在asic和pld设计方面，向超高速、高密度、低功耗、低电压方向发展。
3 课程设计目的。
1）加深对vhdl语言设计的理解。
2）通过对多功能数字时钟的设计加深对eda课程的理解。
3）通过对多功能数字时钟的设计了解简易集成电路的设计思路。
4）熟悉max+plus**软件的工作方法及应用技术。
3.课题设计内容。
本次课程设计的主要目的旨在通过独立完成一个 “电子时钟”的设计，达到对eda技术的熟练掌握，提升对《eda技术及应用》课程所学内容的掌握和应用。
在本次课程设计中使用altera公司的epf10k10系列的fpga芯片，基于实验室现有的eda实验箱，实现“电子时钟”的设计要求。
1、计数24小时的时钟
2、修改时间。
1) st 修改时间控制使能端。
2) hset,mset,sset 要修改成的时间。
3、带有闹钟功能；
hh,mm,ss 要设定的闹钟时间。
lamp 闹钟显示信号。
4．源程序及**波形图
1.可同步置数的24进制计数器模块。
library ieee;
use use
entity cnt24 is
port(clk,en,st:in std_logic;
cin:in std_logic_vector(4 downto 0);
cout:out std_logic_vector(4 downto 0);
cq:out std_logic);
end cnt24;
architecture beh of cnt24 is
beginprocess(clk,en,st)
variable cqi:std_logic_vector(4 downto 0);
beginif st='1' then cqi:=cin;
elsif clk'event and clk='1' then
if en='1' then
if cqi<23 then cqi:=cqi+1;
cq<='0';
else cqi:=(others=>'0');
cq<='1';
end if;
end if;
end if;
cout<=cqi;
end process;
end beh;
**波形图：
2. 可同步置数的60进制计数器模块。
源程序：library ieee;
use use
entity cnt60 is
port(clk,en,st:in std_logic;
cin:in std_logic_vector(5 downto 0);
cout:out std_logic_vector(5 downto 0);
cq:out std_logic);
end cnt60;
architecture beh of cnt60 is
beginprocess(clk,en,st)
variable cqi:std_logic_vector(5 downto 0);
beginif st='1' then cqi:=cin;
elsif clk'event and clk='1' then
if en='1' then
if cqi<59 then cqi:=cqi+1;cq<='0';
else cqi:=(others=>'0');cq<='1';
end if;
end if;
end if;
cout<=cqi;
end process;
end beh;
**波形图：
3.顶层文件设计。
源程序：library ieee;
use use
use entity clock is
port(clk,en,st:in std_logic;
mm,ss,mset,sset:in std_logic_vector(5 downto 0);
hh,hset:in std_logic_vector(4 downto 0);
m,s:buffer std_logic_vector(5 downto 0);
h:buffer std_logic_vector(4 downto 0);
cq:out std_logic;
lamp:out std_logic);
end clock;
architecture beh of clock is
component cnt60
port(clk,en,st:in std_logic;
cin:in std_logic_vector(5 downto 0);
cout:out std_logic_vector(5 downto 0);
cq:out std_logic);
end component;
component cnt24
port(clk,en,st:in std_logic;
cin:in std_logic_vector(4 downto 0);
cout:out std_logic_vector(4 downto 0);
cq:out std_logic);
end component;
signal a,b: std_logic;
signal c,d: std_logic_vector(5 downto 0):=000000";
signal e: std_logic_vector(4 downto 0):=00000";
beginu1:cnt60 port map(clk,en,st,c,s,a);
u2:cnt60 port map(a,en,st,d,m,b);
u3:cnt24 port map(b,en,st,e,h,cq);
p1:process(clk)
begin
if st='1' then
c<=sset;d<=mset;e<=hset;
end if;
end process p1;
p2:process(clk)
beginif(s=ss and m=mm and h=hh) then
lamp<='1';
else lamp<='0';
end if;
end process p2;
end beh;
**波形图：
5.结语。由于时间紧迫，设计时难免有些粗糙，敬请大家指正！
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