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eda课程综述。
**题目： eda课程综述
专业： 09通信(2)班
姓名唐吉祥。
学号： 0905072035
指导老师查长军。
前言。随着基于pld的eda技术的发展和应用领域的扩大和深入，eda技术在电子信息、通信、自动控制及计算机应用领域的重要性日益提高。
作为现在的大学生应熟练掌握这门技术，为以后的发展打下良好的基础，本实验设计是应用quartusii环境及vhdl语言设计一个时间可调的数字时钟。使自己熟练使用quartusii环境来进行设计，掌握vhdl语言的设计方法。要注重理论与实践之间的不同，培养自己的实践能力！
目录。一、课程设计任务及要求 3
1.1实验目的 3
1.2功能设计 4
二、整体设计思想 4
2.1性能指标及功能设计 4
2.2总体方框图 5
三、详细设计 5
3.1数字钟的基本工作原理： 5
3.1.1时基t 产生电路 5
3.1.2调时、调分信号的产生 5
3.1.3计数显示电路 6
3.2设计思路 6
3.3设计步骤 7
3.3.1工程建立及存盘 7
3.3.2工程项目的编译 7
3.3.3目标芯片的选择 8
3.3.4时序** 9
3.3.5引脚锁定 11
3.3.6硬件测试 12
3.3.7实验结果 13
四、设计总结 13
五、附录 14
5.1 vhdl源程序 14
5.2配置符号图 18
1）掌握vhdl语言的基本运用。
2）掌握quartusii的简单操作并会使用eda实验箱。
3）掌握一个基本eda课程设计的操作。
1）有时、分、秒计数显示功能，小时为24进制，分钟和秒为60进制以24小时循环计时。
2）设置复位、清零等功能。
3）有校时功能，可以分别对时及分进行单独校时，使其校正到标准时间。
4）时钟计数显示时有led灯显示。
1）时、分、秒计时器。
时计时器为一个24进制计数器，分、秒计时器均为60进制计数器。当秒计时器接受到一个秒脉冲时，秒计数器开始从1计数到60，此时秒显示器将显示；每当秒计数器数到00时，就会产生一个脉冲输出送至分计时器，此时分计数器数值在原有基础上加1，其显示器将显示；每当分计数器数到00时，就会产生一个脉冲输出送至时计时器，此时时计数器数值在原有基础上加1，其显示器将显示。即当数字钟运行到23点59分59秒时，当秒计时器在接受一个秒脉冲，数字钟将自动显示00点00分00秒。
2）校时电路。
当开关拨至校时档时，电子钟秒计时工作，通过时、分校时开关分别对时、分进行校对，开关每按1次，与开关对应的时或分计数器加1，当调至需要的时与分时，拨动reset开关，电子钟从设置的时间开始往后计时。
数字钟以其显示时间的直观性、走时准确性作为一种计时工具，数字钟的基本组成部分离不开计数器，在控制逻辑电路的控制下完成预定的各项功能。
由晶振产生的频率非常稳定的脉冲，经整形、稳定电路后，产生一个频率为1hz的、非常稳定的计数时钟脉冲。
由计数器的计数过程可知，正常计数时，当秒计数器（60进制）计数到59 时，再来一个脉冲，则秒计数器清零，重新开始新一轮的计数，而进位则作为分计数器的计数脉冲，使分计数器计数加1。现在我们把电路稍做变动：把秒计数器的进位脉冲和一个频率为2hz的脉冲信号同时接到一个2选1数据选择器的两个数据输入端，而位选信号则接一个脉冲按键开关，当按键开关不按下去时（即为0），则数据选择器将秒计数器的进位脉冲送到分计数器，此时，数字钟正常工作；当按键开关按下去时（即为1），则数据选择器将另外一个2hz 的信号作为分计数器的计数脉冲，使其计数频率加快，当达到正确时间时，松开按键开关，从而达到调时的目的。
调节小时的时间也一样的实现。
由计数部分、数据选择器、译码器组成，是时钟的关键部分。
1、计数部分：由两个60进制计数器和一个24 进制计数器组成，其中60 进制计数器可用6 进制计数器和10 进制计数器构成；24 进制的小时计数同样可用6 进制计数器和10 进制计数器得到：当计数器计数到24 时，“2”和“4”同时进行清零，则可实现24 进制计数。
2、数据选择器：84 输入14 输出的多路数据选择器，因为本实验用到了8个数码管（有两个用来产生隔离符号‘—’
3、译码器：七段译码器。译码器必须能译出‘—’由实验二中译码器真值表可得：
字母f 的8421bcd 码为“1111”，译码后为“1000111”，现在如果只译出‘—’即字母f的中间一横，则译码后应为“0000001”，这样，在数码管上显示的就为‘—’
根据系统设计要求，系统设计采用自顶向下设计方法，由时钟分频部分、计时部分、按键部分调时部分和显示部分五个部分组成。这些模块都放在一个顶层文件中。
1）时钟计数：
首先**程序进行复位清零操作，电子钟从00：00：00计时开始。sethour可以调整时钟的小时部分， setmin可以调整分钟，步进为1。
由于电子钟的最小计时单位是1s,因此提供给系统的内部的时钟频率应该大于1hz,这里取100hz。clk端连接外部10hz的时钟输入信号clk。对clk进行计数，当clk=10时，秒加1,当秒加到60时，分加1；当分加到60时，时加1；当时加到24时，全部清0,从新计时。
用6位数码管分别显示“时”、“分”、“秒”,通过output( 6 downto 0 )上的信号来点亮指定的led七段显示数码管。
2）时间设置：
手动调节分钟、小时，可以对所设计的时钟任意调时间，这样使数字钟真正具有使用功能。我们可以通过实验板上的键7和键4进行任意的调整，因为我们用的时钟信号均是1hz的，所以每led灯变化一次就来一个脉冲，即计数一次。
3）清零功能：
reset为复位键，低电平时实现清零功能，高电平时正常计数。可以根据我们自己任意时间的复位。
1．打开 quartusⅱ，单击“file”菜单，选择 file→new project wizard，对话框如下：分别输入项目的工作路径、项目名和实体名，单击finish。
2.单击“file”菜单，选择new，弹出小对话框，双击“vhdl file"，即选中了文本编辑方式。在出现的“文本编辑窗中键入vhdl程序，输入完毕后，选择file→s**e as，即出现“s**e as”对话框。
选择自己建立好的存放本文件的目录，然后在文件名框中键入文件名，按“s**e”按钮。
3. 建立工程项目，在保存vhdl文件时会弹出是否建立项目的小窗口，点击“yes”确定。即出现建立工程项目的导航窗口，点击“next”，最后在出现的屏幕中分别键入新项目的工作路径、项目名和实体名。
注意，原理图输入设计方法中，存盘的原理**件名可以是任意的，但vhdl程序文本存盘的文件名必须与文件的实体名一致，输入后，单击“finish”按钮。
单击工具条上的编译符号开始编译，并随着进度不断变化屏幕，编译完成后的屏幕如图所示：
选择菜单 assignments 选项的下拉菜单中选择器件 device …，如图所示：
在弹出的对话框中的 family（器件序列栏）对应的序列名，ep1c3 对应的是 cyclone 系列。在 **ailable devices里选择 ep1c3t144-c8 (有时需要把 show advanced devices的勾消去，以便显示出所有速度级别的器件)。注意：
所选器件必须与目标板的器件型号完全一致。
在图中，单击“device and pin options…”，在弹出的“device and pin options…”窗口中，单击“unused pins”标签。选择“as output driving an unspecified signal ”（由于学习机的“fpga”具有很多功能，为了避免使用引脚对其它器件造成影响，保证本系统可靠工作，将未使用引脚设定为输出不定状态）后，单击确定后，无误后单击“ok”。
建立波形文件：选择 file→new，在new窗中选中“other file”标签。在出现的屏幕中选择“vector w**eform file”项出现一新的屏幕。
在出现的新屏幕中，双击“name”下方的空白处，弹出“insert nod or bus”对话框，单击该对话框的“node finder……”在屏幕中的 filter 中选择 pins，单击“list”。而后，单击“>>所有输入/输出都被拷贝到右边的一侧，这些正是我们希望的各个引脚，也可以只选其中的的一部分，根据实际情况决定。然后单击屏幕右上脚的 “ok”。
在出现的小屏幕上单击“ok”。
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