设计任务3设计课题：数字时钟设计。
设计步骤与要求。
分析及设计过程3
数字钟的功能要求。
数字钟电路系统的组成框图。
主体电路的设计。
振荡器…一、 设计任务3
1. 设计课题：数字时钟设计。
2. 设计步骤与要求。
二、 分析及设计过程3
1. 数字钟的功能要求。
2. 数字钟电路系统的组成框图。
3. 主体电路的设计。
1） 振荡器4
2） 分频器4
3） 时分秒计数器5
4） 译码显示电路6
5） 校时电路6
6） 主体电路的装调7
三、 总体电路图8
四、 元器件清单9
五、 小结9
六、 参考文献10
一、设计任务。
1.设计课题：数字时钟设计。
2.设计步骤与要求。
拟定数字钟电路的组成框图，要求设计优化，电路功能正确，器件少，成本低。
设计并安装各单元电路，要求布线整齐美观，便于级联与调试。
测试数字钟系统的逻辑功能，使满足设计功能的要求。
画出数字钟系统的整机逻辑电路图。
写出课程设计报告。
二、分析及设计过程。
本课题是数字电路中计数、分频、译码、显示及时钟振荡器等组合逻辑电路与时序逻辑电路的综合应用。通过学习，要求掌握多功能数字钟电路的设计方法、装调技术及数字钟的扩展应用。
1.数字钟的功能要求。
准确计时，以数字形式显示时、分、秒的时间；
小时的计时要求为“12翻1”，分和秒的计时要求为60进位；
校正时间。2.数字钟电路系统的组成框图。
如图一所示，数字钟电路系统由主体电路和扩展电路两大部分所组成。其中主体电路完成数字钟的基本功能，扩展电路完成数字钟的扩展功能。
系统的工作原理是：振荡器产生的稳定的高频脉冲信号，作为数字钟的时间基准，然后经分频器输出标准秒脉冲。秒计数器计满60后向分计数器进位，分计数器计满60后向小时计数器进位，小时计数器按照“12翻1”规律计数。
计数器的输出分别经译码器送显示器显示。计时出现误差时可以用校时电路校时、校分、校秒。各扩展电路必须在主体电路正常运行的情况下才能进行功能扩展。
图一（s1-1） 多功能数字钟系统组成框图。
3.主体电路的设计。
主体电路是由功能部件或单元电路组成的。在设计这些电路或选择部件时，尽量选用同类型的器件，如所有功能部件都采用ttl集成电路或都采用cmos集成电路。整个系统所用的器件种类应尽可能少。
下面介绍各功能部件或电路的设计。
1）振荡器。
振荡器（英文：oscillator）是用来产生重复电子讯号（通常是正弦波或方波）的电子元件。其构成的电路叫振荡电路。
能将直流电转换为具有一定频率交流电信号输出的电子电路或装置。种类很多，按振荡激励方式可分为自激振荡器、他激振荡器；按电路结构可分为阻容振荡器、电感电容振荡器、晶体振荡器、音叉振荡器等；按输出波形可分为正弦波、方波、锯齿波等振荡器。广泛用于电子工业、医疗、科学研究等方面。
555 定时器是一种模拟和数字功能相结合的。
中规模集成器件。一般用双极性工艺制作的称为 555，用cmos 工艺制作的称为 7555，除单定时器外，还。
有对应的双定时器 556/7556。555 定时器的电源电压。
范围宽，可在 4.5v~16v 工作，7555 可在 3~18v 工。
作，输出驱动电流约为 200ma，因而其输出可与 tt
l、cmos 或者模拟电路电平兼容。如图二。
多谐振荡器又称为无稳态触发器，它没有稳定。
的输出状态，只有两个暂稳态。在电路处于某一暂稳态。
后，经过一段时间可以自行触发翻转到另一暂稳态。两。
个暂稳态自行相互转换而输出一系列矩形波。多谐振荡。
器可用作方波发生器。 又称为无稳态触发器，它没有图二。
稳定的输出状态，只有两个暂稳态。在电路处于某一暂稳态后，经过一段时间可以自行触发翻转到另一暂稳态。两个暂稳态自行相互转换而输出一系列矩形波。
多谐振荡器可用作方波发生器。 如图三。
图三。2）分频器。
分频器的功能主要有两个：一是产生标准秒脉冲信号；二是可提供功能扩展电路所需要的信号，如仿电台报时用的103hz的高音频信号和500hz的低音频信号等。选用中规模集成电路计数器74ls90可以完成上述功能。
如图s1-4所示，将3片74ls90进行级联，因每片为1/10分频器，3片级联正好获得1hz的标准秒脉冲。由74ls90的功能表可得，当它接成bcd十进制计数器时，qa的输出是输入脉冲cp的2分频，所以第1片74ls90的qa输出脉冲的频率为500hz。
图s1-2晶体振荡器图s1-3 555振荡器。
图s1-4 振荡器与分频器电路。
3）时分秒计数器。
分和秒计数器都是模m=60的计数器，采用中规模集成电路十进制计数器至少需要2片，因为10时计数器是一个“12翻1”的特殊进制计数器，即当数字钟的计时器运行到12时59分59秒时，秒的个位计数器再输入一个秒脉冲时，数字钟应自动显示为01时00分00秒，实现日常生活中习惯用的计时规律。由此可见，时计数器的个位有0~9十个状态，十位只有0和1两种状态，因此，十位位可以采用仅有两个状态的集成触发器，如双d触发器74ls74（只用其中一个d触发器）。时的个位虽然只有0~9十个状态，但其重复周期需要输入13个时钟脉冲，因而需要采用功能较灵活的4位2进制计数器，这里选用74ls191。
再将74ls74与74ls191通过控制门和反馈控制线进行级联，组成“12翻1”的小时计数器。如图四。
图四。4）译码显示电路。
译码显示电路的作用是将时分秒计数器输出的4位二进制**翻译并显示出相应的十进制数的状态，通常译码器与显示器是配套使用的，如果选择共阴发光二极管数码显示器bs201/202，则译码驱动器应选配74ls48。如图五。
图五。5）校时电路。
当数字钟接通电源或者计时出现误差时，均需要校正时间，校时是数字钟应具备的基本功能。一般电子手表都具有时、分、秒等校时功能。为使电路简单，本课题只进行分和小时的校正。
对校时电路的要求是，在进行小时校正时不影响分和秒计数器的正常计数，同理，进行分校正时不影响秒计数器的正常计数。校正时间的方式有“快校时”和“慢校时”两种，其中“快校时”是，通过校时开关的控制，使校时脉冲进入校时电路，则计数器对校时脉冲计数，当计到需要校正的时间时，再使计数器转入正常计数。“慢校时”是用单脉冲发生器的输出作校时脉冲，通过校时开关的控制，每触发一次输出一个单脉冲，则计数器加1，当计到需要校正的时间时，再使计数器转入正常计数。
由此可见，两种校时方式的电路应基本相同，不同的是校时脉冲的产生与控制方式有所区别。
图s1-5校时电路表s1-1 校时开关的功能。
图三所示电路为校“时”、校“分”电路。其中s1为校“分”用的控制开关，s2为校“时”用的控制开关，它们的控制功能如表s1-1所示。其中校时脉冲如果直接采用如图s1-4所示的分频器的10hz的输出脉冲，当s1或s2分别为“1”时可进行“快校时”。
如果校时脉冲由单次脉冲产生器提供，则可以进行“慢校时”。
需要注意的是，图s1-5所示的校时电路是由与非门构成的组合逻辑电路，开关s1或s2为“0”或“1”时，可能会产生抖动，必要时还应将其改为去抖动开关电路。如图六。
图六。6）主体电路的装调。
根据图s1-1所示的数字钟系统组成框图按照信号的流向分级安装，逐级进行级联，这里的每一级是指组成数字钟的各功能电路。
数电课程设计之数字时钟
目录。一 设计任务3 1.设计课题 数字时钟设计。2.设计步骤与要求。二 分析及设计过程3 1.数字钟的功能要求。2.数字钟电路系统的组成框图。3.主体电路的设计。1 振荡器4 2 分频器4 3 时分秒计数器5 4 译码显示电路6 5 校时电路6 6 主体电路的装调7 三 总体电路图8 四 元器件清...
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