cpld大作业报告。
电子时钟设计。
姓名：班级：控制（
学号：2015
实验日期：2023年12月15日。
一、实验内容：
1.使用cpld设计电子钟电路框图，并对主要功能进行解释；
2.设计小时、分、秒处理功能模块的vhdl程序；
二、实验要求：
1.编写小时、分、秒处理功能模块编程。
2.对**图形进行分析，对关键处的时序进行解释。
3.每个人的小时、分、秒数都不同。根据任务布置，本设计的小时、分、秒数分别为。
三、 模块设计。
1. 一个模块实现的数字钟设计方案。
1）时钟vhdl源程序。
library ieee;
use entity clk32 is
port(clrn,ldn,en,clk : in std_logic;
sa, ma, ha : in integer range 0 to 9;
sb, mbin integer range 0 to 3;
hbin integer range 0 to 2;
qsa,qma,qha : out integer range 0 to 9;
qsb,qmbout integer range 0 to 3;
qhbout integer range 0 to 2
end clk32;
architecture clock of clk32 is
beginprocess (clk)
variable tmpsa,tmpma,tmpha : integer range 0 to 9;
variable tmpsb, tmpmb : integer range 0 to 4;
variable tmphbinteger range 0 to 2;
beginif clrn='0' then
tmpsb :=0; tmpsa :=0;
tmpmb :=0; tmpma :=0;
tmphb :=0; tmpha :=0;
else if (clk'event and clk='1') then
if ldn='0' then
tmpsa:=sa; tmpsb:=sb; tmpma:=ma; tmpmb:=mb;
tmpha:=ha; tmphb:=hb;
elsif en='1' then
if (tmpsb=3 and tmpsa=1 and tmpmb=3 and tmpma=1) then
if (tmphb=2 and tmpha=3) then
tmpha:=0; tmphb:=0 ;
elsif tmpha=9 then
tmpha:=0; tmphb:=tmphb+1;
else tmpha:=tmpha+1;
end if;
end if;
if (tmpsb=3 and tmpsa=1) then
if tmpma=9 then
tmpma:=0; tmpmb:=tmpmb+1;
elsif (tmpmb=3 and tmpma=1) then
tmpmb:=0; tmpma:=0 ;
else tmpma:=tmpma+1;
end if;
end if;
end if;
if tmpsa=9 then
tmpsa:=0;tmpsb:=tmpsb+1;
elsif (tmpsb=3 and tmpsa=1) then
tmpsb:=0; tmpsa:=0 ;
else tmpsa :=tmpsa+1;
end if;
end if;
end if;
qsa<=tmpsa; qsb<=tmpsb;
qma<=tmpma; qmb<=tmpmb;
qha<=tmpha; qhb<=tmphb;
end process ;
end clock;
以上程序实现了，用统一化整体模块完成了对时钟的时、分、秒的相应的进制设计。其中，在时钟模块的功能端“clrn”、 ldn”、“en”同时为1时，在“clk”有一个时钟信号的上升沿时，输出“qsa”自行加1，每到加至32时，自行向分的个位进1，同时秒的十位和个位置为0，分钟和小时的计数功能与之类似。当“ldn”为0，“clrn”为1，“en”为1时，时钟模块实现加载功能。
2）原理连接图。
图1 时钟原理接线图。
本设计的实验接线原理图如图1所示。
3）波形**。
输出端口自下而上分别是：qsb（秒的十位）、qsa（秒的个位）、qmb（分的十位）、qma（分的个位）、qhb（时的十位）、qma（时的个位）。
图2 时钟电路时的进制**图。
图3 时钟电路分的进制**图。
图4 时钟电路秒的进制**图。
图5 时钟电路带清零功能**图。
由图5可见，当“clrn”端口为高电平时，时钟正常运行，当“clrn”端口输入为低电平时，时钟输出端清零。满足功能需求。
图6 时钟电路带加载功能**图。
由图6可见，当“ldn”端输入为低电平，“clrn”端和“en”端均为高电平时，在时钟电路的秒的输入端预先置好一些数，如图中分别置为6秒，0秒，13秒等，当一个时钟脉冲的上升沿来临时，相应的输出端会在原有的基础上加1秒，即分别输出为7秒，1秒，14秒。也就是加载功能也买足要求。
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