题目加法器和减法器
学院xxxxxxxxx
班级xxxxxxxx
姓名xx学号xxx
二o一二年十二月八日。
题目：加法计数器和减法计数器。
一、设计要求：
1、设计一个四位8421bcd码可逆计数器；
2、用一个开关进行控制，当k＝l时，进行加法计数；当k＝0时，进行减法计数；
3、 用数码管显示计数值；
4、 该计数器还应具有清零和预置功能。
二、总体设计：
1、总体结构图。
外部端口示意图、总体结构图）
2、各模块功能。
三、单元模块设计。
每个模块含有以下内容：
1、模块名。
1）模块功能。
模块一：用vhdl语言设计一个d触发器，输入为时钟clk和输入信号d，输出为q和nq。 bcd码即二-十进制码，用四位二进制位表示一位十进制数。
要求设计一个4位bcd码可逆计数器。由输入端口k控制计数的方向。 k=‘0’时，为加法计数器； k=‘1’时，为减法计数器。
模块二：用数码管显示计数值，该计数器还应具有清零和预置功能，设置异步清零端口clr以完成异步清零动作。
library ieee;
use use
entity addsub is
port(a,b: in std_logic_vector(3 downto 0);
ctl,clr:in std_logic;
q:out std_logic_vector(4 downto 0));
end addsub;
architecture add_sub1 of addsub is
signal reg:std_logic_vector(4 downto 0):=00000";
beginprocess(a,b,ctl,clr)
beginif clr='1' then
q<="00000";
elsif ctl='1' then
q<=(0'&a)+b;
elsif ctl='0' then
q<=(0'&a)-b;
end if;
end process;
end add_sub1;
2）端口定义。
library ieee;
use use
use entity count is
port( clk: in std_logic;
k: in std_logic;
q:buffer std_logic_vector(3 downto 0));
end entity count;
3）vhdl源程序。
模块一：library ieee;
use use
use entity count is
port( clk: in std_logic;
k: in std_logic;
q:buffer std_logic_vector(3 downto 0));
end entity count;
architecture beh**e of count is
beginprocess(clk)
variable temp:std_logic_vector (3 downto 0);
beginif(clk'event and clk='1') then
if(k='0') then
temp:=temp+1;
elsif temp:=temp-1;
end if;
end if;
q<=temp;
end process;
end beh**e;
4）**结果。
四、加法计数器和减法计数器整体组装。
1、vhdl源程序或顶层原理图。
library ieee;
use use
use entity bcd_counter is
port(
end entity bcd_counter;
architecture counter1 of bcd_counter is
component counter
component
2、**结果。
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