绍兴文理学院。
数理信息学院。
eda技术。
课程设计报告。
课题数字时钟
姓名。学号。
专业班级。指导教师。
时间。课程设计任务书。
数字钟设计。
摘要。人类社会已进入到高度发达的信息化社会。信息化社会的发展离不开电子信息产品开发技术、产品品质的提高和进步。
实现这种进步的主要原因就是电子设计技术和电子制造技术的发展，其核心就是电子设计自动化技术，eda技术的发展和推广应用又极大的推动了电子信息产业的发展。
eda技术在电子系统设计领域越来越普及，本设计主要利用vhdl语言在eda平台上设计一个电子数字钟，它的计时为24小时小时制，显示满刻度为23时59分59秒，另外还具有校时功能和闹钟功能。总的程序由几个各具不同功能的单元模块程序拼接而成，其中包括分频程序模块、时分秒计时、校时程序模块、闹钟控制器程序模块、预制寄存器模块、闹钟寄存器程序模块和显示驱动器程序设计。且使用quartus ii 软件进行电路波形**，**到eda实验箱进行验证。
关键词数字钟；eda；vhdl语言。
数字钟是一种用数字电路技术实现时、分、秒计时的钟表。与机械钟相比具有更高的准确性和直观性，具有更长的使用寿命，已得到广泛的使用。数字钟的设计方法有许多种，例如可用中小规模集成电路组成电子钟，也可以利用专用的电子钟芯片配以显示电路及其所需要的外围电路组成电子钟，还可以利用单片机来实现电子钟等等。
这些方法都各有其特点，其中利用单片机实现的电子钟具有编程灵活，以便于功能的扩展[1]。
数字钟无非就是分频计数，设计出60进制，24进制计数器，在这里，秒分计数是60进制，时计数是24进制，对1hz信号进行60分频也就产生了分计数脉冲，对1hz进行3600分频也就产生了时计数脉冲，为了方便校时，系统设计时未直接采用试验箱上的1hz作为基准时钟源，而是对1khz进行1000分频产生秒脉冲，1000分频作为校时与闹钟时间设置脉冲，为方便调闹钟，采用了数据选择器选择输出正常走时或闹钟时间。利用位选信号进行动态扫描，点亮数码管，显示正常的计时时间。
设计要求。在eda实验箱上利用fpga、led彩灯及数码管实现数字钟设计，功能要求如下：
由试验箱上的时钟信号经分频产生秒脉冲；
用60进制和24进制实现计时；
可手动校时，能分别进行时分的校正；
可设置闹时功能，当计时到预定时间时，扬声器发出闹铃信号；
经过参考和分析后[2][3]，得到数字钟设计的总体设计方案，总体设计方案的组成模块及模块间的关系如下图所示：
图 21数字钟设计原理图。
数字时钟设计总体设计方案中各模块的主要功能如下：
闹钟控制器模块：通过有限状态机（fsm）的方式来实现。估计设计要求及端口设置，需要五个状态来实现：
s0：表示电路初态即正常时钟计数状态，完成计时功能；
s1：接收预置数字输入状态。在状态s0时用户按下“key”键后进入此状态。在此状态下，显示屏上显示的是用户预置的数字。
s2：设置新的闹钟时间。在状态s1时用户按下“alarm”键后进入此状态。
s3：设置新的计时器时间。在状态s1时用户按下“time”键后进入此状态。
s4：显示闹钟时间。在状态s0时用户直接按下“alarm”键后进入此状态。
在此状态下，显示屏上显示的是所设置的闹钟时间。注意：在此状态下，用户按下“alarm”键后，显示屏上保持显示闹钟时间，经过一段时间以后，再返回状态s0显示计时器时间。
预置寄存器模块：这是一个预置数字产生器和移位寄存器的结合体。
闹钟寄存器模块：在闹钟上升沿同步下，根据load_new_a端口的输入信号控制alarm_time端口的输出。
分频模块：将clk_in端口输入的时钟信号分频后送给clk_out端口。
时间计数模块：由分频电路的clk_out输出提供1hz的计数脉冲，实现秒分时的计时。
显示驱动模块：根据三个位选信号的动态扫描，让数码管点亮并显示时间和预置数。
顶层模块：调用以上所有模块，完成实验设计。
clk为时钟外部，rst为复位信号。当key为高电平时，表示用户按下数字键（“0”~“9”）。当alarm_button为高电平时，表示用户按下alarm键。
当time_button为高电平时，表示用户按下time键。当load_new_a为高电平时，控制加载新的闹钟时间值。当load_new_c为高电平时，控制设置新的时间。
当show_new_time为高电平时，控制数码管显示新的时间值；当其为低电平，show_a为高电平时，控制显示闹钟时间，否则，显示当前时间。图3.1为闹钟控制器示意图。
这是一个预置数字产生器和移位寄存器的结合体。通过对key进行操作，选择输入欲预置的数字，暂存用户输入的数字，且用户每输入一个数字，暂存数字移位一次，实现用户输入数字在显示屏上从右到左的依次显示。图3.
2为预置寄存器示意图。
闹钟寄存器模块的功能是在时钟上升沿同步下，根据load_new_a端口的输入信号控制alarm_time端口的输出；当控制信号为高电平时，把new_alarm_time端口的输入信号值输出；rst端口输入信号对alarm_time端口输出进行异步的清零复位。图3.3为闹钟寄存器的示意图。
本模块的功能是将clk_in端口输入的时钟信号分频后送给clk_out端口；当rst端口输入信号为高电平时，clk_out端口输出信号清零。图3.4为分频电路示意图。
时间计数器模块的功能是当rst端口输入信号为高电平时，对current_time端口输出信号清零复位；当load_new_c端口输入信号为高电平时，将new_current_time端口的输入信号输出给current_time端口。rst端口的控制优于load_new_c端口。当这两个控制信号都无效时，在时钟上升沿同步下，对current_time端口输出信号累加1，并根据小时，分钟，秒的规律处理进位。
图3.5为时间计数器示意图。
EDA课程设计电子钟
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