eda 课程设计。
说明书。设计题目彩灯控制器
系别 ： 电子信息与控制工程学院。
专业班级 ： 电子111
学生姓名。学号 ： 201100303018
指导教师 ： 吴艳。
日期 ： 2023年6月1日。
1.设计目的。
学习eda开发软件的使用方法，熟悉可编程逻辑器件的使用，通过制作来了解彩灯控制系统。
2.设计题目描述和要求。
1） 设计一个彩灯控制器，使彩灯（led管）能连续发出四种以上不同的显示形式；
2）随着彩灯显示图案的变化，发出不同的音响声。
3.设计原理。
这次的彩灯设计采用的是分模块来完成的，包括分频器、计数器、选择器、彩灯控制器。其中彩灯控制器是用来输出不同的花样，彩灯控制器的输出则是用一个32进制的计数器来控制，扬声器的输出时用不同的频率来控制，所以用了一个集成分频器来使输入的频率被分为几种不同的频率，不同频率的选择性的输出则是用一个4选一的选择器来控制。
模块设计。1)集成分频器模块。
设计要求显示不同的彩灯的时候要伴随不同的**，所以设计分频器来用不同的频率控制不同的**输出。
模块说明：rst:输入信号复位信号用来复位集成分频器的输出使输出为“0”，及没有**输出。
clk:输入信号模块的功能即为分频输入的频率信号。
clk_4、clk_6、clk_8、clk_10：输出信号即为分频模块对输入信号clk的分频，分别为1/4分频输出、1/6分频输出、1/8分频输出、1/10分频输出。
2)32进制计数器模块。
32进制模块用来控制彩灯输出模块，即确定彩灯控制器的不同的输出。
rst:输入信号复位信号用来复位32进制使其输出为“00000”。
clk:输入信号用来给模块提供工作频率。
count_out[4..0]:输出信号即为32进制计数器的输出。
3)彩灯控制模块。
彩灯控制模块用来直接控制彩灯的输出，使彩灯表现出不同的花样。
rst:输入信号使彩灯控制模块的输出为“00000000”，即让彩灯无输出。
input[4..0]:输入信号不同的输入使彩灯控制模块有不同的输出即彩灯显示出不同的花样。
output[7..0]:输出信号直接与彩灯相连来控制彩灯。
4) 4选1选择器模块。
rst:输入信号复位信号使选择器的输出为“0”。
in1、in2、in3、in4：输入信号接分频器的输出。
inp[1..0]:输入信号接4进制计数器的输出用来控制选择器的选择不同的输入选择不同的输出。
output：输出信号直接接扬声器即输出的是不同的频率来控制扬声器****。
5)4进制计数器模块。
4进制计数器作为选择器的输入来控制选择器选择不同的频率作为输出控制扬声器工作。
clk:输入信号来为计数器提供工作频率。
rst:输入信号复位信号使计数器的输出为“00”。
4. 系统结构。
整个系统就是各个分模块组成来实现最后的彩灯控制功能，系统又两个时钟来控制一个是控制32进制计数器即控制彩灯控制模块来实现彩灯的不同输出，另一个时钟为分频器的输入来进行分频处理，最后用来控制扬声器发出不同的**，具体分频处理的时钟的频率比实现彩灯控制的时钟频率要高。
实验总程序：
library ieee;
use use
entity caidengkongzhiqi is
portclk1,rst,clk2 : in std_logic;
caideng : out std_logic_vector(7 downto 0);
kzsc : out std_logic_vector(6 downto 0);
speaker: out std_logic );
end caidengkongzhiqi;
architecture one of caidengkongzhiqi is
component counter_32
portclk,rst : in std_logic;
count_out : out integer range 0 to 31 );
end component ;
component caidengkongzhi
portinput : in integer range 0 to 31;
rst:in std_logic;
output : out std_logic_vector(7 downto 0);
sm :out std_logic_vector(6 downto 0)
end component ;
component fenpinqi
portclk,rst : in std_logic;
clk_10,clk_4,clk_6,clk_8 : out std_logic
end component ;
component counter_4
portclk,rst : in std_logic;
count_out : out integer range 0 to 3 );
end component ;
component xzq4_1port
rst:in std_logic;
inp:in integer range 0 to 3;
in1,in2,in3,in4 : in std_logic;
output : out std_logic
end component ;
signal s,g,m,n,k :std_logic;
signal f:integer range 0 to 31;
signal w:integer range 0 to 3;
beginu1: counter_32 port map (clk=>clk1, rst=>rst, count_out =>f);
u2: caidengkongzhi port map (input=>f, rst=>rst, output =>caideng,sm=>kzsc);
u3: fenpinqi port map (clk=>clk2, rst=>rst, clk_10=>g, clk_4=>m, clk_6=>n, clk_8=>k);
u4: counter_4 port map (clk=>k, rst=>rst, count_out =>w);
u5: xzq4_1 port map (inp=>w, rst=>rst, in1=>g, in2=>m, in3=>n, in4=>k, output=>speaker);
end one;
实验程序原理图：
**图：**分析：由**图可以看到随着时钟信号clk1的输入，32进制计数器输出信号到彩灯控制模块，彩灯输出不同的形式。
时钟信号clk2的输入，分频器进行分频和4选1，可以看到输出不同的声音频率。
参考文献：1.潘松，《eda技术及应用》（第三版），科学出版社 2023年9月。
附录程序：一．分频器模块。
library ieee;
use entity fenpinqi isport
clk,rst : in std_logic;
clk_10,clk_4,clk_6,clk_8out std_logic
end fenpinqi;
architecture cd of fenpinqi is
beginp1:process(clk,rst)
variable a:integer range 0 to 20;
beginif rst='1' then
clk_4<='0';
a:=0复位信号控制部分。
elseif clk'event and clk='1'then
if a>=3 then
a:=0;clk_4<='1';
elsea:=a+1;
clk_4<='0';
end if;
end if;
end if;
end process p1;
p2:process(clk,rst)
variable b:integer range 0 to 20;
beginif rst='1' then
clk_6<='0';
b:=0复位信号控制部分。
elseif clk'event and clk='1'then
if b>=5 then
b:=0;clk_6<='1';
elseb:=b+1;
clk_6<='0';
end if;
end if;
end if;
end process p2;
p3:process(clk,rst)
variable c:integer range 0 to 20;
beginif rst='1' then
clk_8<='0';
c:=0复位信号控制部分。
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