《protel 与eda技术》
课程考查**。
题目： 直流稳压电源的protel设计与全加器的eda设计。
专业班级： 自动化1班
学号： 222010322072034
姓名： 伍希博。
成绩。一直流稳压电源的protel设计。
直流稳压电源的工作原理为，220v的交流电经过变压器降压，再通过四个二极管组成的桥式整流电路整流变换成脉动的直流，经过串联稳压电路和限流式过载保护环节，在单刀双掷开关的作用下选择3v或6v直流电压输出。其参考电路如下图：
1.1直流稳压电源的原理图。
用菜单file/new新建一设计，命名，选择文件路径，然后进入protel99se的标准界面。进入documents目录，用file/new命令，系统弹出文件类型的对话框。我们选择sch图标，即进入sch设计系统，同时系统界面变为sch的设计界面。
然后发现，左边多了一个browse sch的选项卡。单击则进入了原理图管理器。libraries即所使用的元件库。
一般来说，默认元件库miscellaneous 即可满足需要。如需使用其他元件则：选择路径，指定所要加入的元件库，再按add按钮，即可将它复制到相应区域。
在元件库元件列表中选中所需器件，双击，移动光标至工作平面的适当位置，在移动的过程中，按空格键可以将元器件进行旋转。单击左键，即可将元件定位到工作平面上了。双击该器件，弹出设计元器件属性的对话框。
框中各栏的意义如下，lib ref : 元件名称。该项是根据放置元件时的名称设置自动提供的，不可更改。
footprint : 器件封装，系统自动根据放置元件提供，不可更改。designator :
元件标号，如r1，c2。这里我们输入u1part : 器件类别或标准值，如1k，0.
01u。这里我们无需填写执行画导线命令的方法有两种：一是用鼠标单击画原理图工具栏（wiring tools）中的wiring图标；二是利用菜单命令place/wire。
执行以上操作后，单击鼠标左键，确定导线的起点，移动鼠标的位置，拖动线头至导线的末端，单击左键，确定导线的终点。即可得到电路原理图，如图所示。
1.2 直流稳压电源的pcb图。
选取设计菜单下的creat netlist 选项弹出对话框，直接点击ok即可。同创建sc**件类似，在设计管理版面中点击“李念”.ddb，然后点击file菜单新建项，在弹出的对话框中双击pcb document，创建pcb文件，取名为该图标进入pcb设计主页面。
在设计工作区的版层标签选择keepout layer，然后选择工具条上的按钮，画边框，选择设计/加载网络表再弹出的对话框中按browse 按钮，将弹出文件选择李念。net文件，点击ok，弹出对话框。点击execute键，则元件加载到工作区上。
把重叠的元件拖开，依据电路的功能及元件的大小，适当的摆放元件。完成后，只要选中auto route/all选项，弹出对话框，点击route all便开始自动布线，完成后点击ok键，则布线完成。得到如图所示的pcb。
二全加器的eda设计。
2.1 全加器的设计原理。
一位全加器及其表达式在将2个多位二进制数相加时，除了最低位以外，每位都应该考虑来自低位的进位，即将2个对应位的加数和来自低位的进位3个数相加，实现这种运算电路即是全加器。设a是加数，b是被加数，ci是来自低位的进位，s是本位的和，co是向高位的进位。根据二进制数加法运算规则和要实现的逻辑功能，得出一位全加器真值表，全加器除了两个1位二进制数相加以外，还与低位向本位的进位数相加。
表为全加器的真值表。
由真值表可得出逻辑函数式。
式中，ai和bi是两个相加的1为二进制数，ci-1是由相邻低位送来的进位数，si是本位的全加和，ci是向相邻高位送出的进位数。
2.2 全加器的硬件设计简介。
由数字电路知识可知，一位全加器可由两个一位半加器与一个或门构成，其原理图如图所示。该设计利用层次结构描述法，首先设计半加器电路，将其打包为半加器模块；然后在顶层调用半加器模块组成全加器电路；最后将全加器电路编译**到实验箱，其中a,b,cin信号可采用实验箱上键1、键2和键3进行输入，s,co信号采用d1与d2发光二极管来显示。
一位全加器将a1、b1和进位输入cin作为输入，计算得到和s1以及最高位的进位输出cout。每一位得到的和与进位输出都直接受其上一位的影响，其进位输出也会影响下一位。最终，整个全加器的和与输出都受进位输入cin的影响。
2.3 全加器的vhdl程序。
library ieee;
use entity f_adder is
port (ain，bin，cin : in std_logic;
cout,sum : out std_logic );
end entity f_adder;
architecture fd1 of f_adder is
component h_adder
port ( a,b :in std_logic;
co,so : out std_logic);
end component;
component or2a
port (a,b : in std_logic;
c : out std_logic);
end component;
signal d,e,f : std_logic;
beginu1 : h_adder port map(a=>ain,b=>bin,co=>d,so=>e);
u2 : h_adder port map(a=>e,b=>cin,co=>f,so=>sum);
u3 : or2a port map(a=>d, b=>f,c=>cout);
end architecture fd1;
library ieee;
use entity h_adder is
port (a, b : in std_logic;
co, so : out std_logic);
end entity h_adder;
architecture fh1 of h_adder is
begin
so <=not(a xor (not b)) co <=a and b ;
end architecture fh1;
library ieee ;
use entity or2a is
port (a, b :in std_logic;
c : out std_logic );
end or2a;
architecture one of or2a is
beginc <=a or b;
end one;
生成的元器件。
全加器顶层设计的功能**结果：
2.4 eda设计的心得体会。
过本次课程设计对全加器的设计和实现，使我积累并总结了一些经验，锻炼了独立工作和实际动手能力，加深了对计算机中的全加器工作原理的认识，提高了对复杂的综合性实践环节分析问题，解决问题，概括总结的实际工作能力，对涉及全加器项目的开发，设计过程有了初步认识。整个设计采用vhdl语言进行描述，利用eda工具对其进行综合，适配，和时序**，最终由fpga实现。在选择**器和综合器类型是自带的**器和综合器。
但由于时间仓促加之本人能力有限，设计中还有很多不足之处，有待进一步完善。通过自己的亲自动手，我真正看到了理论与实践之间的差距，我知道，以后的学习中，要不断完善自己的知识体系结构，注重理论与实践的结合，学会灵活运用所学知识，达到学以致用的地步。在本次的课设中，我学到了很多东西，通过这个过程，无论在理论上还是在实践中，我的计算机水平都得到了提高，我想这对以后是很有利的。
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