《eda技术》
课程设计报告。
题目： fpga数字时钟设计
班级12电信本2
学号： 1203010211
姓名高翔。同组人员： 汤吉鑫王正提。
指导教师杨祖芳。
2024年 5月1日。
设计并实现具有一定功能的数字钟。包括清零、置数、计数、报时等功能。
1）具有时、分、秒计数显示功能，且以24小时循环计时。
2）具有清零的功能，且能够对计时系统的小时、分钟进行调整。
3）具有整点报时功能。
本设计采用层次化设计方式，先设计数字时钟的底层器件：秒计数器、分计数器、时计数器、bcd七段显示译码器、3-8译码器、分频器、动态扫描数码显示器。顶层采用原理图设计方式，将所设计的底层器件连接起来构成一个具有计时和调时功能的数字时钟。
图2-2 设计框图。
计时模块使用的时钟信号为1hz。秒计时模块为60进制计数器，也可以看为个位为10进制十位为6进制。当秒的个位显示到9时，下一秒向十位进1并将个位重新归零并开始计数，当十位为5个位为9时，计时器下一秒向分计数器进1并同时将秒计时器个位、十位归零。
也可以看成计时器从00开始计数到59，当秒显示为59时，下一秒将显示00并从新开始计数，同时向分位为进1。当秒计时模块中扫描到有按键按下时，直接向分计时器进1，但不影响秒计时器的正常计数(扫描按键是否按下的时钟速度要极快，否则可能无法扫描到是否有按键按下)。
3.1.1 秒计数器流程图如下：yn
图3-1-1 秒钟计数器流程图。
3.1.2 秒计数器生成模块如图所示：
图3-1-2 秒钟计数器模块图。
其中，clk是时钟信号，daout是60计数输出，enmin是向分进位的高电平。3.1.3 波形**图。
图3-1-3 波形**图。
波形分析：由波形图知秒计数器是由60进制计数器完成的00到59的循环计数功能，当计数到59时，再来一个计数脉冲则产生进位输出，即enmin=1，作为分计数器的计数脉冲。
计时模块60进制计数器，也可以看为个位为10进制十位为6进制。分计时器接收到来自秒计时器的脉冲信号是，其个位自动进1，当分的个位显示到9时，下一秒向十位进1并将个位重新归零并开始计数，当十位为5个位为9时，计时器下一秒向时时器进1并同时将分计时器的个位、十位均归零。当分计时模块中扫描到有本模块的按键按下时，直接向时计时器进1，但不影响分计时器的正常计数。
3.2.1 分计数器流程图如下：ny
yn图3-2-1 分钟计数器流程图。
3.2.2 分计数器生成模块如图所示：
图3-2-2 分钟计数器模块图。
其中，clk是时钟信号，daout是60计数输出，enhour是向时进位的高电平。
3.2.3 波形**图。
图3-2-3 波形**图。
波形分析：由波形图可知，该模块实现了分计数的功能，计数循环从00到59，计数脉冲为秒计数器的进位输出，即enmin。当计数到59时，再来一个计数脉冲则产生进位输出，即enhour=1，作为时计数器的计数脉冲。
时计时器为一个24进制计数器，也可以看为个位由4进制、十位由2进制构成。当时计时器接收到来自分计时器的脉冲信号时，自动加1，当计数器为23时若再接收到一个脉冲信号则归零并重新开始计数。
3.3.1 时计数器流程图如下：ny
yn图3-3-1 时钟计数器流程图。
3.3.2 时计数器生成模块如图所示：
图3-3-2 时钟计数器模块图。
其中，clk是时钟信号，daout是24计数输出。
3.3.3 波形**图。
图3-3-3 波形**图。
波形分析：小时计数模块由24进制计数器完成的从00到23之间的循环计数，计数脉冲为分计数器的进位输出，即enhour。
3.4 校准模块。
当开关拨至校时档时，电子钟秒计时工作，通过时、分校时开关分别对时、分进行校对，开关每按1次，与开关对应的时或分计数器加1，当调至需要的时与分时，拨动reset开关，电子钟从设置的时间开始往后计时。
led数码显示器是数字系统实验里面经常使用的一种显示器件，因为它经常显示的是十进制或十六进制的数，所以我们就要对实验里面所用到的二进制数进行译码，将它们转换成十进制的或是十六进制的数。此次实验使用的led数码显示器是共阴的连接，高电平有效。输入信号为d0，d1，d2，d3，相应的输出8段为a、b、c、d、e、f、g、dp。
它们的关系**如下：其中a，b，c，d 接拨号开关，a，b，c，d，e，f，g，dp和使能端an（高电平工作）接数码显示接口，管脚映射均为i/o口，映射后，通过拨号开关改变输入二进制码，则输出数码管上显示相应的数值。
3-5-1 真值图。
3-5-2 波形**图。
有驱动8位7段数码管共阴极扫描数码管的片选驱动信号和7段输出。位选模块产生3位的8位数码管的扫描信号和时钟显示数据，3位的数码管扫描信号通过3-8译码器转换成位选信号，时钟显示数据则是通过译码模块转变为0-9的数字显示。
3.6.1 3-8线译码器流程图如下：
图3-6-1 3-8线译码器流程图。
3.6.2 3-8线译码器生成模块如图所示：
图3-6-2 3-8译码器模块图。
其中，sel是时、分、秒选择信号，y是8位译码信号。
3.6.3 波形**图。
图3-6-3 波形**图。
波形分析：由波形图分析可知，3-8线译码器完成了3位信号的输入到8位译码的输出功能。
3.7.1 分频器流程图如下：
由于要为秒计数器提供1hz的脉冲和数码显示提供1000hz的脉冲，所以要把50mhz的时钟信号进行分频。
nyny这是产生1hz脉冲这是产生1000hz脉冲。
3-7-1 分频器流程图。
3.7.2 分频器生成模块如图所示：
3-7-2 分频器模块图。
3.8 去抖模块。
在计数模块钱加上去抖模块，去抖模块实际上就一个倒数计数器，主要目的是为了避免按键时按键的抖动效应使按键输入信号产生不必要的抖动，而造成重复统计按键次数造成错误的结果。因此，只需将按键输入信号作为计数器的重置输入，使计数器只有在按键时，且在输入信号为‘0’时间足够长的一次使重置无动作，而计数器开始倒数计数，自然课将输入信号在短时间内变为‘0’的情况滤掉。
3-8-1 去抖模块图。
3.9 动态扫描数码显示器。
每个周期只选通一位数据。在周期1显示第一个数码，周期2显示第二个数码…在扫描4个阶段后，又重新按顺序循环。如果扫描的速度足够快，人感觉到就好像4个数码管同时显示。）
4位扫描数码显示器共有四组bcd码、4位输入线、8根8段译码输出线和4根位选通线。扫描工作中，先从四组bcd数据中选出一组，通过bcd/七段译码器译码后输出。与此同时，3/8 译码器产生位选通信号，则在此瞬间，显示器再改为显示要输出的数码。
然后再选出下一组数据译码后输出，位选通信号则相应下移一位，将下一数码选通输出。
EDA课程设计
题目一 数字钟设计 学号1 15 一 实验目的。学习并掌握数字钟的原理 设计方法。二 实验内容。计数始终由模60秒计数器 模60分计数器 模24小时计数器 报时模块 分 时设定模块及输出显示模块构成。可以采用同步计数器或异步计数器设计方法。三 实验要求。计时范围为0小时0分0秒至23小时59分59秒...
eda课程设计
哈尔滨工业大学 威海 信电学院电子信息工程。一 软硬件介绍。1软件部分介绍。1.1 quartus ii 是altera公司的综合性pld fpga开发软件，支持原理图 vhdl veriloghdl以及ahdl altera hardware description language 等多种设计输...
eda课程设计
目录。1 引言 2 1.1 课程设计的目的与任务 2 1.2 课程设计的内容 2 1.3课程设计仪器设备 2 1.4 课程设计的题目 2 1.5 方案的选择 2 2设计方案 3 2.1 设计原理 3 2.2各功能模块的原理及其源程序 3 2.2.1控制模块 3 2.2.2分频模块 4 2.2.3计时...