EDA课程设计报告

北华航天工业学院。

eda技术综合设计》

课程设计报告。

报告题目：竞赛抢答器设计

作者所在系部：电子工程系

作者所在专业：电子信息工程

作者所在班级。

作者姓名。指导教师姓名。

完成时间。内容摘要。

基于vhdl的四路抢答器是为智力竞赛参赛者答题时进行抢答而设计的一种优先判决器电路器件工具，已被广泛应用于各种智力和知识竞赛场合。它以vhdl硬件描述为平台，结合动手实践完成。该抢答器分为四个模块：

抢答锁存模块、计时模块、选择控制，报警器和译码模块。利用quartusⅱ工具软件完成率编译**验证。

关键词：抢答锁存计时数据选择译码报警。

一概述1二方案设计与论证1

三单元电路设计2

一）抢答锁存模块的设计2

二）抢答计时模块的设计3

三）报警模块的设计4

四）数码管显示扫描模块4

五）译码电路模块的设计5

六）抢答器设计原理图6

四器件编程与**6

五性能测试与分析6

六实验设备7

七心得体会7

八参考文献7

课程设计任务书。

一、概述抢答器主要由抢答锁存模块、计时模块、数据选择控制模块、报警器和数码管显示模块组成。在整个抢答器中最关键的是如何实现抢答锁存，在控制键按下的同时计数器倒计时显示有效剩余时间。整个抢答器还需有一个使能信号和一个归零信号，以便抢答器能实现公平抢答和停止。

抢答器共有3个输出显示，选手代号、计数器的个位和十位，他们输出全都为bcd码输出，这样便于和显示译码器连接。当主持人按下控制键、选手按下抢答键或倒计时到时蜂鸣器短暂响起。

二、方案设计与论证。

1. 抢答器锁存模块。

在这个模块中主要实现抢答过程中的抢答功能，能记录无论是正常抢答还是朝前抢答者的台号，并且能实现当有一路抢答按键按下时，该路抢答信号将其余的抢答信号封锁的功能。其中有四个抢答信号s0、s1、s2、s3；抢答状态显示信号states；抢答与警报时钟信号clk；系统复位信号rst；警报信号warm。

2．抢答器计时模块。

在这个模块中主要实现抢答过程中的计时功能，在有抢答开始后进行20秒的倒计时，并且在20秒倒计时后无人抢答显示超时并报警。其中有抢答时钟信号clk1；系统复位信号rst；抢答使能信号start；无人抢答警报信号warn；计时中止信号stop；计时十位和个位信号tb，ta。

3.报警模块。

在这个模块中主要实现抢答过程中的报警功能，当主持人按下控制键，有限时间内有人抢答或是计数到时蜂鸣器开始报警，计数停止信号stop；状态输出信号alm；计数脉冲clk。

4. 数码管显示模块。

要想数码管显示必须知道实验箱数码管的连接电路，数码管有段码和位码，可以用扫描电路扫描段码，可以以此点亮不同的数码管，数码管的位码是由译码电路输出的。

三、单元电路设计。

一）抢答锁存模块。

library ieee;

use use

entity xsjb is

port(rst,clk2:in std_logic;

s0,s1,s2,s3:in std_logic;

states:buffer std_logic_vector(3 downto 0);

light:buffer std_logic_vector(3 downto 0);

warn:out std_logic);

end xsjb ;

architecture one of xsjb is

signal st:std_logic_vector(3 downto 0);

beginp1:process(s0,rst,s1,s2,s3,clk2)

beginif rst='0' then warn<='0';st<="0000";elsif clk2'event and clk2='1' then

if (s0='1' or st(0)='1')and not( st(1)='1' or st(2)='1' or st(3)='1' )then st(0)<=1'; end if ;

if (s1='1' or st(1)='1')and not( st(0)='1' or st(2)='1' or st(3)='1' )then st(1)<=1'; end if ;

if (s2='1' or st(2)='1')and not( st(0)='1' or st(1)='1' or st(3)='1' )then st(2)<=1';end if ;

if (s3='1' or st(3)='1')and not( st(0)='1' or st(1)='1' or st(2)='1' )then st(3)<=1';end if ;

warn<=st(0) or st(1) or st(2) or st(3);

end if ;

end process p1;

p2:process(states(0),states(1),states(2),states(3),light)

beginif (st="0000") then states<="0000";

elsif (st<="0001") then states<="0001";

elsif (st<="0010") then states<="0010";

elsif (st<="0100") then states<="0011";

elsif (st<="1000") then states<="0100";

end if

light<=states;

end process p2;

end one;

二）抢答器计时模块。

library ieee;

use use

entity js is

port(clk1,rst,start,stop:in std_logic;

ta,tb:buffer std_logic_vector(3 downto 0));

end js;

architecture one of js is

signal co:std_logic;

beginp1:process(clk1,rst,start,stop,ta)

beginif rst='0' or stop='1' then ta<="0000";

elsif clk1'event and clk1='1' then co<='0';

if start='1' then

if ta="0000" then ta<="1001";co<='1'; else ta<=ta-1;

end if;

end process p1;

p2:process(co,rst,start,stop,tb)

beginif rst='0' or stop='1' then tb<="0010";

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