作者：张恺李智。
**：《数字技术与应用》2023年第09期。
摘要：本文介绍了一种重复结构训练符号的生成。应用verilog hdl实现m序列发生器和随机存取存储器等模块来构造所需训练符号，并且使该重复结构训练符号按要求经过ifft变换实现了正交频分复用，作为已知信息加入待发送ofdm符号，将其置于ofdm符号前或由多个ofdm符号构成的帧的前部。
程序在xilinx ise设计软件中设计并经modelsim**，**结果表明，系统工作可靠，满足设计要求。
关键词：ofdm 重复结构 fpga
中图分类号：tn919.3 文献标识码：a 文章编号：1007-9416（2012）09-0048-01
1、基于s&c算法[1]的训练符号结构。
此算法是由提出的，算法通过用两个特殊的训练符号实现ofdm系统的时间同步与频率同步，训练符号1在时域上的前后两部分相同，频域上为偶频率上传输pn序列，在奇频率上传输0[2]。训练符号1则满足以下公式：
训练符号2是包含两个pn序列，一个是通过奇频率传输，用来进行信道估计，另一个通过偶频率传输，并且与训练符号1上偶频率传输的pn序列差分关系为，用来计算整数频偏估计。
2、重复结构训练符号的生成及**。
2.1 训练符号1的生成。
首先，应用verilog hdl实现m序列发生器。m序列是最大长度线性反馈移位寄存序列的简称，它作为一种基本的伪随机序列，具有随机性，规律性和良好的自相关性等[3]。因此，生成级数n=5，周期p=127的m序列作为训练符号的**。
如前文所述，训练符号1在时域上的前后两部分相同，因此选取n=7的m 序列的128位。训练符号1在频域上为偶频率上传输pn序列，在奇频率上传输0，应用verilog hdl实现时可以对m 序列的128位每隔两位插入两个0来实现在奇频率上传输0的要求。为了实现每隔两位插入两个0，原来的串行输入转换为并行的256位，因训练符号1在时域上的前后两部分相同，再将并行的256位复制扩展为512位的并行输出。
对所生成的并行512位符号进行qpsk调制，将调制后的数据符号进行ifft变换。在这里调用ip core实现一个256点，位宽为8bit 的ifft模块。在ip core设计时，令scale_sch=1，使在计算过程中进行中间数据的缩减。
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