江汉大学物理与信息工程学院。
课程设计报告。
课题名称 30秒计时器设计。
专业： 通信工程。
2024年6月6日。
30秒计时器课设报告要求。
一、设计目的。
1.掌握30秒计时器的设计，调试方法。
2.熟悉相应中规模集成电路的应用和工作原理。
二、设计要求：
1.具有显示30秒的功能。
2.设置操作开关，控制计时器的清零，启动和暂停。
3.计时器为30秒减计时，其计时间隔为一秒。
4.计时器减计时到零时，数码显示不能灭灯，同时发出光电报警。
三、原理框图。
脉冲产生电路（555定时器）
555定时器主要是通过外接电阻r和电容器c构成充、放电电路，并由两个比较器来检测电容器上的电压，以确定输出电平的高低和放电开关管的通断。这就很方便地构成从微秒到数十分钟的延时电路、以及多谐振荡器、单稳态触发器、施密特触发器等脉冲波形产生和整形电路。
ne555为8脚时基集成电路，各脚主要功能（集成块图在下面）
1地 gnd2触发
3输出4复位
5控制电压6门限(阈值)
7放电8电源电压vcc
计数电路（74ls192）
计数器是一个用以实现计数功能的时序逻辑部件，它不仅可以用来对脉冲进行计数，还常用做数字系统的定时、分频和执行数字运算以及其他特定的逻辑功能。
74ls192 为可预置的十进制同步加/减计数器（双时钟），其清除端是异步的。当清除端（mr）为高电平时，不管时钟端（cpd、cpu）状态如何，即可完成清除功能；预置是异步的，当置入控制端（pl）为低电平时，不管时钟cp的状态如何，输出端（q0～q3）即可预置成与数据输入端（p0～p3）相一致的状态；计数是同步的，靠cpd、cpu同时加在4个触发器上而实现。在cpd、cpu上升沿作用下q0～q3 同时变化，从而消除了异步计数器**现的计数尖峰。
当进行加计数或减计数时可分别利用cpd或cpu，此时另一个时钟应为高电平。 当计数上溢出时，进位输出端（tcu）输出一个低电平脉冲，其宽度为cpu低电平部分的低电平脉冲；当计数下溢出时，错位输出端（tcd）输出一个低电平脉冲，其宽度为cpd低电平部分的低电平脉冲。 当把tcd和tcu分别连接后一级的cpd、cpu，即可进行级联。
图8 74ls192
引出端符号
tcd 错位输出端（低电平有效）
tcu 进位输出端（低电平有效）
cpd 减计数时钟输入端（上升沿有效）
cpu 加计数时钟输入端（上升沿有效）
mr 异步清除端
p0～p3 并行数据输入端
pl 异步并行置入控制端（低电平有效）
q0～q3 输出端。
电路图：总结感想：
通过本次的课程设计，我最大的收获就是提高了自身的动手能力，培养了我的寻求解决问题的能力和团队精神也增强了我其它方面的能力。在设计中，我充分应用我们所学的知识，例如：集成电路74ls系列、整定时器555等元件的应用。
这次实践使我受益匪浅，在摸索该如何设计电路使之实现所需功能的过程中，特别有趣，培养了我的设计思维，增强了我的实际操作能力。在让我体会到设计电路艰辛的同时，更让我体会到成功的喜悦和快乐。
课程设计提高我的综合动手能力和工程设计能力，它使我的理论知识得到了综合应用，培养我综合运用所学理论的能力和解决较复杂的实际问题的能力。
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