湖南工程学院。
课程设计。课程名称 eda技术。
课题名称基于fpga的汉字点阵显示控制器。
专业电子科学与技术
班级 1202 班。
学号 201201180206
姓名尹尚风。
指导教师郭照南。
2014 年 12 月 20 日。
湖南工程学院。
课程设计任务书。
课程名称eda技术。
课题基于fpga的汉字点阵显示控制器。
专业班级电子科学与技术1202班
学生姓名尹尚风。
学号 201201180206
指导老师郭照南。
审批。任务书下达日期 2014 年12 月 8 日。
任务完成日期 2014 年12 月 19 日。
目录。第一章系统总体方案设计 6
1.1 设计原理 6
第二章硬件设计 6
2.1 方案设计 6
2.2 led的显示原理 7
2.3 fpga的原理和特点 7
第三章软件设计 8
3.1 16进制计数器 8
3.2 32进制计数器 9
3.3 行显示驱动设计 10
3.4 总设计原理图 13
3.5 设计流程图 14
第四章系统的安装调试说明 15
第五章总结 16
参考文献 16
第一章系统总体方案设计。
1.1 设计原理。
1）输出预定义“课程设计”4个汉字；
2）输出汉字循环显示；
3）操作方便、可维护性高；
4）程序简捷，便于修改。
每次显示一个汉字，一秒钟后刷新显示第二汉字，一秒钟后刷新显示
第三汉字，依次刷新显示“课程……”循环显示以上汉字。
第二章硬件设计。
2.1 方案设计。
16×16扫描led点阵只要其对应的x、y轴顺向偏压，即可使led发亮。例如如果想使左上角led点亮，则y0=1，x0=0即可。应用时限流电阻可以放在x轴或y轴。
它有16个共阴极输出端口，每个共阴极对应有16个led显示灯。本实验就是要通过cpld芯片产生读时序，将字形从寄存器中读出，然后产生写时序，写入16×16的点阵，使其扫描显示输出。为了显示整个汉字，首先分布好汉字的排列，以列给出汉字信息（从16个y轴线输入字模信息）；然后以一定的频率扫描逐个点亮每一行（行扫描），即每行逐一加高电平，根据人眼的视觉残留特性，使之形成整个汉字的显示。
led点阵每个点都有一个红色的发光二极管。点阵内的二极管间的连接都是行共阳，列共阴（要点亮的二极管给出低电平字模信息）。本实验采用共阴，当二极管的共阳极为高电平，共阴极为低电平时，所接点发光；反之处于截止状态，不放光。
本实验采取行扫描方式，用列给文字信息，利用周期为1s的脉冲来控制所显示的字。
2.2 led的显示原理。
16×16扫描led点阵的工作原理同8位扫描数码管类似。它有16个共阴极输出端口，每个共阴极对应有16个led显示灯，所以其扫描译码地址需4位信号线（sel0-sel3），其汉字扫描码由16位段地址（0-15）输入。
然后通过时钟的每列扫描显示完整汉字。
2.3 fpga的原理和特点。
fpga 通常被认为是asic 实现的一种替代手段。 一般asic 包括三种， 既全定制、半定制(含标准单元和门阵列) 以及可编程器件。对于前两种， 需要支付不可重复使用的工程费用nre (non recurring engineering) ,主要用于芯片的流片、中测、分析的工程开销， 一次费用一般在1 万至数万美元以上。
如果一次不成功、返工、甚至多次返工，nre 费用将要上升。成本高、风险大， 而通常对每个asic 品种的需求量往往不大，nre 费用分摊到每个产品上价太高， 用户无法接受。而对于可编程器件pld (programmable logic device) 正是可以解决上述问题的新型asic, pld 以其操作灵活、使用方便、开发迅速、投资风险小等突出优点， 特别适合于产品开发初期、科研样品研制或小批量的产品。
fpga 是一种新型的pld, 其除了具有pld 的优点外， 其规模比一般的pld 的规模大。
fpga 的主要特点是： 寄存器数目多， 采用查找表计数，适合时序逻辑设计。但是互连复杂， 由于互连采用开关矩阵，因而使得延时估计往往不十分准确。
fpga 也有其自身的局限性， 其一就是器件规模的限制，其二就是单元延迟比较大。 所以， 在设计者选定某一fpga器件后， 要求设计者对器件的结构、性能作深入的了解， 在体系结构设计时， 就必须考虑到器件本身的结构及性能， 尽可能使设计的结构满足器件本身的要求。 这样就增加了设计的难度。
离开对fpga 结构的详细了解， 设计人员就不可能优化设计。因而设计人员必须了解fpga 器件的特性和限制， 熟悉fpga 的结构。在了解fpga 结构特点的基础上， 就可以利用vhdl 语言描写出高效的电路描述实现性能优化的电路。
本次设计使用的fpga芯片为 cyclone ep1c3t144c8
第三章软件设计。
3.1 16进制计数器。
是16进制的计数器，其输出端控制行和列驱动控制器的输出数据；其描述如下：
library ieee;
use use
entity count16 is
port( clk : in std_logic;
qout : out std_logic_vector(3 downto 0));
end entity count16;
architecture behv of count16 is
signal cqi : std_logic_vector(3 downto 0);
begin
process(clk)
begin
if (clk'event and clk='1') then
cqi<=cqi+1;
end if;
qout<=cqi;
end process;
end architecture behv;
**波形图如下：
3.2 32进制计数器。
是32进制的计数器，其每计一次数，输出一个字。例如当计数为“00000b”时显示“课”，当计数为“00001b”时显示“程”。给其脉冲周期为1s。其描述如下：
library ieee;
use use
entity count32 is
port( clk1: in std_logic;
qout : out std_logic_vector(4 downto 0));
end entity count32;
architecture behv of count32 is
signal cqi : std_logic_vector(4 downto 0);
begin
process(clk1)
begin
if (clk1'event and clk1='1') then
cqi<=cqi+1;
end if;
qout<=cqi;
end process;
end architecture behv;
**波形图如下：
3.3 行显示驱动设计。
为行驱动控制器shi控制的是所显示的字。例如当shi为00h时，表示显示第一个字；当shi为01h时，表示显示第二个字，依次类推。wei控制所显示的为字的第几行，例如当wei为0000b时，表示输出字的第一行文字信息；wei为0001b时，表示输出字的第二行文字信息，依次类推。
其描述如下：
library ieee;
EDA课程设计
题目一 数字钟设计 学号1 15 一 实验目的。学习并掌握数字钟的原理 设计方法。二 实验内容。计数始终由模60秒计数器 模60分计数器 模24小时计数器 报时模块 分 时设定模块及输出显示模块构成。可以采用同步计数器或异步计数器设计方法。三 实验要求。计时范围为0小时0分0秒至23小时59分59秒...
eda课程设计
哈尔滨工业大学 威海 信电学院电子信息工程。一 软硬件介绍。1软件部分介绍。1.1 quartus ii 是altera公司的综合性pld fpga开发软件，支持原理图 vhdl veriloghdl以及ahdl altera hardware description language 等多种设计输...
eda课程设计
目录。1 引言 2 1.1 课程设计的目的与任务 2 1.2 课程设计的内容 2 1.3课程设计仪器设备 2 1.4 课程设计的题目 2 1.5 方案的选择 2 2设计方案 3 2.1 设计原理 3 2.2各功能模块的原理及其源程序 3 2.2.1控制模块 3 2.2.2分频模块 4 2.2.3计时...