EDA课程设计

课程设计。

课程名称硬件描述语言与eda技术

题目名称硬件描述语言与eda技术实践。

学生学院材料与能源。

专业班级 13微电子学(2)班

学号 3113007232

学生姓名曹兴聪。

指导教师陈先朝。

2024年 6月 6日。

广东工业大学课程设计任务书。

一、课程设计的内容与要求。

1. 系统功能分析，分模块层次化设计；

2. 实现系统功能的方案设计；

3. 编写各功能模块verilog hdl语言程序；

4. 对各功能模块进行编译、综合、**和验证；

5. 顶层文件设计，可用verilog hdl语言设计，也可以用原理图设计；

6. 整个系统进行编译、综合、**和验证；

7. 在cpld/fpga实验开发系统试验箱上进行硬件验证；

8. 按所布置的题目要求，每一位学生独立完成全过程。

二、课程设计应完成的工作。

1. 所要求设计内容的全部工作；

2. 按设计指导书要求提交一份报告书；

3. 提交电子版的设计全部内容：工程目录文件夹中的全部内容，报告书。

三、课程设计进程安排。

四、应收集的资料及主要参考文献。

1. 陈先朝，硬件描述语言与eda技术实践指导书，2024年5月。

2. 潘松等编著，eda技术与verilog hdl ，电子工业出版社，2024年；

3. 现代数字电子技术及verilog设计，清华大学出版社，2024年；

4. 王金明等编著，eda技术与verilog hdl设计，电子工业出版社，2024年；

5. 刘靳等编著，verilog程序设计与eda ，西安电子科技大学出版社，2024年；

6. 刘福奇主编，verilog hdl 应用程序设计实例精讲，电子工业出版社，2024年；

7. 周润景等主编，基于quartus ⅱ的数字系统verilog hdl设计实例详解，电子工业出版社，2024年。

发出任务书日期： 2024年6月 6日指导教师签名：

计划完成日期： 2024年6月 10日基层教学单位责任人签章：

主管院长签章：

摘要。本次设计的题目是“简易数字钟”，基本的要求是设计一个以“秒”为基准信号的简易数字钟，显示时、分、秒，同时实现整点报时和清零。在设计中考虑到实际应用的方便性，我增加了一个校时模块。

主要的设计思路是通过把系统的功能分解，用模块层次化的方法，来实现整个系统的方案设计。主要包含的模块有：（1）秒模块；（2）分模块；（3）时模块；（4）校时模块；（5）整点报时模块；（6）数码管显示模块。

通过1hz的秒脉冲来实现时分秒的基本计数，通过1khz的脉冲来实现数码管的动态扫描，从而实现6位数码管同时显示。

一、简易数字钟的基本组成和原理。

1.1总电路的基本组成。

本次设计的简易数字钟，主要包含的模块有：（1）秒模块；（2）分模块；（3）时模块；（4）校时模块；（5）整点报时模块；（6）数码管显示模块。后来设计中增加了一个闹钟模块，不过功能没完全实现。

1.2各模块的原理。

1.2.1秒模块。

秒模块是一个60进制的计数器，通过用一个秒脉冲源（1hz），利用其上升沿，实现每过1秒，计数器的秒位自动加1，从而实现最简单的秒计数。当秒低位计数超过9，秒低位自动清0，秒十位进1；当秒十位计数超过5，秒十位清0，产生一个分脉冲作为分模块的脉冲源（通过对端口不断取反，实现输出一个脉冲）。

1.2.2分模块。

分模块也是一个60进制的计数器，通过利用分脉冲（由秒模块产生）的上升沿计数，实现每过1分钟，分自动加1。同理，分个位超9清零，向十位进1；分十位超5清0，产生一个时脉冲作为时模块的脉冲源。

1.2.3时模块。

时模块是一个24进制的计数器，通过利用时脉冲（由分模块产生）的上升沿计数，实现每过1小时，时自动加1。时个位超3清0，向十位进1；时十位超2清0。

1.2.4校时模块。

校时模块主要是用于设置时和分的时间，从而完成时间的校准。秒模块产生的分脉冲和分模块产生的时脉冲，要先经过校时模块。在这个模块中引入了两个开关：

时校准开关、分校准开关，通过控制两个开关的组合，控制分脉冲和时脉冲的脉冲源选择。例如，分脉冲选择秒脉冲就是可以完成分位的时间校准，从1开始逐秒递增；选择秒模块产生的分脉冲就是正常的电子钟显示。同理，时位也是如此。

1.2.5整点报时模块。

整点报时的意思是，59分59秒后的一个上升沿来临，会报一次时（就是整点）。所以设计时候对分和秒的4位进行判断，只要到了59分59秒，下一个脉冲上升沿来临时，输出端口就会输出一个高电平，再通过高电平驱动蜂鸣器电路（本次实验箱没有蜂鸣器就用了一个led灯代替，报时时候，led灯会亮。

1.2.6数码管显示模块。

秒、分、时模块产生的数据，通过一个动态扫描的6位数码管进行显示。动态扫描是引入一个1khz的脉冲源，通过数码管的位选程序，来实现6个数码管的循环扫描显示。由于循环的频率很快，所以人眼就认为6位数码管同时显示。

然后把时、分、秒输入给数码管，数码管通过译码后，输出1~9的数字。

二、设计方案和设计步骤。

2.1设计方案。

主要的设计思路是通过把系统的功能分解，用模块层次化的方法，来实现系统的方案设计。主要包含的模块有：（1）秒模块；（2）分模块；（3）时模块；（4）校时模块；（5）整点报时模块；（6）数码管显示模块。

2.2各个模块设计步骤。

先新建一个工程文件，命名为clock，设置的参数如图1

2.2.1秒模块的设计步骤。

1）在工程下，新建一个verilog的文件，保存为counter60s，如图2

2)编写秒模块的verilog程序，然后把当前文件设为顶层文件，如图3

程序主要思路：秒个位满5清0，十位进1；十位满9清0，取反cp60s（不断取反就产生了分脉冲）；不然就秒个位加1。

3）对秒模块进行编译，点击按钮，编译正确。

4）对秒模块的程序进行**验证。

首先创建一个波形文件，命名为counter60s，如图4

在新的波形文件中选入需要验证的引脚，通过在左边窗栏里点击鼠标右键，选insert\insert node or bus，在打开的对话框中点击node finder，出现另外一个对话框，再点击list，选择所要观察的信号引脚(选中引脚名，再点“>”键)，如图5

点击ok后，显示了如下图所示的所要观察的信号引脚的波形文件，如图6

选择assignments\ settings\simulator settings，如下图所示。在simulation modek设置function类型**，再点击ok，如图7

**步长和周期在菜单中的edit/grid size 和end time 中设置。为了观察输出信号值的正确与否，必须设置引脚的输入信号值。例如：

设置输入a端口的信号值时，先选中a端口，再点击左工具栏中带有“c”的按钮，出现如下图所示“count value”对话框进行设置，如图8

把秒输出高4位设置成一个组sh，低4位设置成一个组sd，所有输入端口设置好的信号值如下图9

设置完毕之后，点击processing\generate functional simulator netlist，生产网表文件之后，点击processing\start simulator，进行功能**，然后验证逻辑功能是否正确。如果与所设计的功能不一致，修改设计，再**(注意：每次修改都要重新编译)，直至符合设计要求。

最终秒模块的**结果如图10

5）**结果分析。

通过图10可以看出，输入秒脉冲，秒低位从0~9变化，高位从0~5变化；当低位为9时，下一个上升沿来临，秒低位清0，秒高位加1；当秒个位是9，秒十位是5时，下一个上升沿来到，秒高低位清零，产生一个分脉冲，由此可见，秒模块符合设计的要求。

6）生成秒模块符号图。

点击file—create/update—create symbol file for current files，生成秒模块的电路符号图如图11

2.2.2分模块的设计步骤。

1）同秒模块，先新建一个verilog文件，命名为counter60m；

2）编写分模块的verilog程序，如图12

程序主要思路：分个位满5清0，十位进1；十位满9清0，取反cp60m（不断取反就产生了时脉冲）；不然就分脉冲来临，分个位加1。

3）对分模块进行编译，点击按钮，编译正确。

4）对分模块进行**。

步骤与秒模块类似，就不一一赘述了。**波形设置如图13

**完成后，如图14

5）**结果分析。

从图14可以看出，当分脉冲来临，分低位从0~9变化，分高位0~5变化；当分低位为9，下一个上升沿来临，分低位清0，高位加1；当分高位为5，低位为9，下一个上升沿来临，分高低位清0，产生一个时脉冲。由此可见，分模块设计符合设计要求。

6）生成分模块电路符号图，如图15

2.2.3时模块的设计步骤。

1）先新建一个verilog文件，命名为counter24h；

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