EDA课程设计

成绩评定表。

课程设计任务书。

目录。1. 设计任务与要求1

2. 总体框图1

3. 选择器件23.1设计中所用到的器件23.2器件的相关介绍23.2.1d触发器dff23.2.2非门not4

4. 模块功能44.1分频器44.2计数器6

5. 总体设计电路图85.1总体电路图85.1.1工作情况10 5.1.2模块间的连接关系10 5.1.3**结果10

6. 课程设计心得体11

7. 参考文献12

1. 设计任务与要求。

课程设计的任务：此信号发生器可产生占空比可调的方波，高低电平的维持时间由6位二进制数控制。

课程设计的基本要求：

通过课程设计各环节的实践，应达到如下要求：

1、初步掌握数字逻辑电路、eda分析和设计的基本方法。包括：

⑴．根据设计任务和要求，初选电路；

⑵．通过研究、设计计算，确定电路方案；

⑶．电路**及编程、模拟、连线、进行调试；

⑷．分析实验结果，写出设计总结报告。

2、培养一定自学能力和独立分析问题、解决问题能力。包括：

⑴．学会自己分析、找出解决问题的方法；

⑵．对设计中遇到的问题，能独立思考，查阅资料，寻找解决方案；

⑶．掌握一些测试电路的基本方法，实验**现一般故障，能通过“分析、观察、判断、试验、再判断”的基本方法独立解决；

⑷．能对实验结果进行分析和评价。

3、掌握编程、**、连线、调试等基本技能，巩固常用仪器的正确使用方法。

2. 总体框图。

总体框架图如图1所示：

图1设计思路：

此信号发生器是由两个完全相同的可自加载加法计数器和d触发器组成的，它的输出信号的高低电平脉宽时间可分别由两组6位二进制预置数进行控制。

如果将初始值可预置的加法计数器的溢出信号作为本计数器的初始预置加载信号ld，则可构成计数初始值自加载方式的加法计数器，从而构成数控分频器。d触发器的一个重要功能就是均匀输出信号的占空比。

3. 选择器件。

3.1 设计中所用到的器件有：

1）d触发器dff（1个）

2）非门not（2个）

3）计数器cnt6(2个)

3.2 器件的相关介绍：

3.2.1 d触发器dff

该触发器是一个具有使能控制端clrn的d触发器，具有圆圈的是低电平有效，它的动作特点是输出端状态的转换发生在cp的上升沿，而且触发器所保存下来的状态仅仅取决于cp上升沿到达时d的输入状态，即当触发脉冲有效时， d触发器的输出与激励输入相同。因为触发器输出端状态的转换发生在cp的上升。

沿，所以这是一个上升沿触发的边沿触发器。它的功能就是均匀输出信号的占空比。

d触发器dff的逻辑符号如图2所示：

图2 d触发器dff的内部结构图如图3所示。

图3d触发器dff的功能表如表1所示：

表1d触发器的动作时序图如图4所示：

图43.2.2 非门not

非门又称为反相器，若输入信号a是1，则输出信号y是0；若输入信号a是1，则输出信号y是0。

非门not的逻辑符号如图5所示：

图5非门not的逻辑功能表如表2所示：

表24. 功能模块。

4.1 分频器div

器件图如图8所。

图8时钟信号接到分频器的输入端clk_in，分频器的输出端div_out接到预置计数器的脉冲输入端clk。它的作用是将高频信号分成低频信号。

分频器div的vhdl程序如下：

library ieee;

use use

entity div is

port(clk:in std_logic;

divclk:out std_logic);

end div;

architecture one of div is

beginprocess(clk)

variable cnt:integer range 0 to 1000;

variable temp:std_logic;

beginif clk'event and clk='1' then

if cnt =999 then cnt:=0; temp:=not temp;

elsecnt:=cnt+1;

end if;

divclk<=temp;

end process;

end one;

**波形如图9所示：

图9**分析：任意给一个时钟信号，分频器将高频信号分成低频信号。

4.2 计数器。

器件图如图10所示：

图10此计数器是一个6位二进制数的预置计数器，预置计数器比普通计数器多了一个预置端ld和预置数据端d。当ld=1或0时，在下一个时钟脉冲过后，计数器输出端预置数d，clk为脉冲信号输入端，时钟信号经分频后接到clk端， cao为计数溢出输出端。

预置计数器cnt6的vhdl程序如下：

library ieee;

use entity cnt6 is

port(clk,ld:in std_logic;

d:in integer range 0 to 63;

cao:out std_logic);

end cnt6;

architecture art of cnt6 is

signal count:integer range 0 to 63;

beginprocess(clk,count) is

beginif clk'event and clk='1' then

if ld='1' then count<=d;

else count<=count+1;

end if;

end process;

process(clk,count)is

begin

if clk'event and clk='1' then

if count=63 then

cao<='1';

else cao<='0';

end if;

end process;

end architecture art;

**结果如图11所示：

图11**分析：预置数d[5..0]为任意六位二进制数，预置端ld为1时加载预置数，否则继续计数，当计到63时，输出为1，然后继续从0开始计数。

5. 总体设计电路图。

5.1 总体电路图。

如图12所示。

图125.1.1 工作情况：

在时钟信号和预置数的共同作用下，计数器b的计数溢满产生进位脉冲，触发d触发器，使得d触发器反馈给b一个反馈信号，在下一个时钟脉冲过后，计数器输出端输出预置数。计数器a的进位脉冲经过一个非门，连接到d触发器的使能控制端，触发d触发器，d触发器的反馈信号经过一个非门加载到计数器a的预置端，在下一个时钟脉冲过后，输出端输出计数器a的预置数。计数器a的进位脉冲使输出信号输出正脉冲，计数器b的进位脉冲使输出信号输出负脉冲，同时由d触发器给的反馈信号使a、b分别重新置数，从而控制正负脉冲宽度。

EDA课程设计

EDA课程设计

eda课程设计

eda课程设计

其他用户还读了