数电课程设计

电子技术课程设计。

题目名称多功能数字钟设计

班级自动化1204

学号 201209157043

学生姓名田野

指导教师刘琼

设计时间 2014-6-9 ～ 2014-6-13

ⅰ 以十进制数字形式显示时、分、秒的时间。

ⅱ 小时计数器的计时要求为“24翻1”，分钟和秒的时间要求为60进位。

ⅲ 能实现手动快速校时、校分；

ⅳ 具有整点报时功能，报时声响为四低一高，最后一响为整点。

ⅴ 具有定制控制（定小时）的闹钟功能。

ⅵ 画出完整的电路原理图。

设计内容简介：数字钟是一个简单的时序组合逻辑电路，数字钟的电路系统主要包括时间显示，脉冲产生，报时，闹钟四部分。脉冲产生部分包括振荡器、分频器；时间显示部分包括计数器、译码器、显示器；报时和闹钟部分主要由门电路构成，用来驱动蜂鸣器。

该系统的工作原理是：振荡器产生的稳定高频脉冲信号，作为数字钟的时间基准，再经过分频器输出标准秒脉冲。秒计数器计满60后向分计数器进位，分计数器计满60后向小时计数器，小时计数器采用12进制计数，计数器的输出经译码器送显示器。

计时出现误差时可以用标准时电路进行校时、校分、校秒。

方案设计：定时器555与rc组成的多谐振荡器作为时间标准信号源。

分频器的功能主要有两个：一是产生标准秒脉冲信号；二是提供功能扩展电路所需要的信号，如仿电台报时用的1khz的高音频信号和500khz的低音频信号等。因此，可以选用3片我们较熟悉的中规模集成电路计数器74ls90可以完成上述功能。

因每片为1/10分频，3片级联则可获得所需要的频率信号，即每1片q0端输出频率为500hz,每2片q3输出为10hz，每3片的q3端输出1hz。

时间计数器电路：一般采用10进制计数器来实现时间计数单元的计数功能。为减少器件使用数量，可选74ls90，其内部逻辑框图如图6所示。

该器件为双2-5-10异步计数器，并且每一计数器均提供一个异步清零端（高电平有效）。

图 5 74ls90内部逻辑框图。

秒个位计数单元为10进制计数器，无需进制转换，只需将ｑ0与ｃｐw（下降沿有效）相连即可。ｃｐr（下降沿有效）与1hz秒输入信号相连，ｑ３可作为向上的进位信号与十位计数单元的ｃｐr相连。

秒十位计数单元为6进制计数器，需要进制转换，可以利用74ls90的有两个清零端的特点，在不用门电路的情况下实现10进制转6进制，具体电路见下面设计图。分个位和分十位计数单元电路结构分别与秒个位和秒十位计数单元完全相同。

译码驱动及显示单元电路：译码电路的功能是将“秒”、“分”、“时”计数器的输出**进行翻译，变成相应的数字。用于驱动led七段数码管的译码器常用的有74ls48。

74ls48是bcd-7段译码器/驱动器，其输出是oc门输出且低电平有效，专用于驱动led七段共阴极显示数码管。如图9所示。若将“秒”、“分”、“时”计数器的每位输出分别接到相应七段译码器的输入端，便可进行不同数字的显示。

校时电路：校正时间的方法是：首先截断正常的计数通路，然后再进行人工出触发计数或将频率较高的方波信号加到需要校正的计数单元的输入端，校正好后，再转入正常计时状态即可。

根据要求，数字钟应具有分校正和时校正功能，因此，应截断分个位和时个位的直接计数通路，并采用正常计时信号与校正信号可以随时切换的电路接入其中。图4所示为所设计的校时电路。

图 6 方案一校正电路图。

定时控制电路：数字钟在指定的时刻发出信号，或驱动音响电路“闹时”；或对某装置的电源进行接通或断开“控制”。在本次设计中设计成闹时，指定时刻为05时59分00钞音响电路以1khz的频率的闹一分钟到6时00分00秒结束。

（可以通过必一个二输入为四输入引入上下午的指示信号来进一步确定闹钟的响铃时间）

图10 定时控制电路。

图 13 产生1hz时间脉冲的电路图。

555构成振荡电路和74ls90构成分频电路。如图11，555输出1khz的脉冲，三片74ls90级联分频即可得500hz和1hz信号。

60进制计数器的设计：“秒”计数器电路与“分”计数器电路都是60进制，它由一级10进制计数器和一级6进制计数器连接构成。如图12.

所示由74ls90构成的60进制计数器。首先将两片74ls90设置成十进制加法计数器，将两片计数器并行进位则最大可实现100进制的计数器。现要设计一个60进制的计数器，可利用“反馈清零”的方法实现。

因为74ls90有两个异步清零端r0（1）他r0（2），分别用十位端人q2和q0与他们相连，当计数器输出“2q32q22q12qq3q2q1q”时，通过门电路形成一置数脉冲，使计数器归零，这样可以不用门电路实现60进制计数器。

图14 60进制电路图。

译码电路的功能是将“秒”、“分”、“时”计数器的输出**进行翻译，变成相应的数字。用于驱动led七段数码管的译码器常用的有74ls48。74ls48是bcd-7段译码器/驱动器，其输出是oc门输出且高电平有效，专用于驱动led七段共阴极显示数码管。

由74ls48和led七段共阳数码管组成的一位数码显示电路如图 14 所示。若将“秒”、“分”、“时”计数器的每位输出分别接到相应七段译码器的输入端，便可进行不同数字的显示。

图 16译码及驱动显示电路图。

校时电路的设计：数字种启动后，每当数字钟显示与实际时间不符进，需要根据标准时间进行校时。校“秒”时，采用等待校时。校“分”、“时”的原理比较简单，采用加速校时。

对校时电路的要求是 :

1．在小时校正时不影响分和秒的正常计数。

2．在分校正时不影响秒和小时的正常计数。

如图15所示，当开关断开时，校正信号和0相与非的输出为1，正常输入信号可以顺利通过与非门，故校时电路处于正常计时状态；当开关闭合时，情况正好与上述相反，这时校时电路处于校时状态。与非门可选74ls00。因此实际使用时，须对开关的状态进行消除抖动处理，图17为加2个0.

01uf的电容。

图 17 校时电路图。

自动报整点电路。

当分十位计数器的进位脉冲的上降沿到来时，小时计数器加1，新的小时数置入74ls192，同时又使74ls74的状态翻转，1q经两非门后使pl=1，此时74ls192开始减法计数，脉冲cp（1hz）提供。cp=1时音响发出1khz的声音，cp=0时停响。当减法计数到0时，计数器的借位输出下降沿使d触发器状态翻转，使1q=0，这时pl=0，74ls192又回到置数状态，并且封锁了音响电路，直到下一个分十位进位信号的下降沿到来。

触摸报整点时数电路。

用555构成单稳态触发器，没触摸报时开关闭合后（再断开），进入暂态，暂态时间为略大于12s，在该时间内会封锁分十位进位信号的下降沿，直到回到稳态后。在单稳态触发的进入暂态时，输出端输出上升沿，使d触发器状态翻转，1q=1，74ls192进入减法计数，并伴随音响发音。直到减法计数到0时，计数器的借位输出下降沿，经门电路后使d触发器状态翻转，1q=0，这时pl=0，74ls192又回到置数状态，并且封锁了音响电路，直到下一次的触发。

图20 自动（触摸）报整点时数时数电路。

图 3 电路总图。

课程设计是一个课本与实践相结合的机会，从初期的懵懂不解到逐步摸索前进最终得出结果的过程中我也体会到了很多：

1.设计初期要考虑周到，否则后期改进很困难。应该在初期就多思考几个方案，选择最合适的方案动手设计。总体设计在整个设计过程中非常重要，应该花较多的时间在上面。

2.在设计某些模块的时候如果无法把握住整体，这时可以先进行小部分功能的实现，在此基础上进行改进，虽然可能会多花一些时间，但这比空想要有效的多。

3.尽可能是电路连线有序，模块之间关系清楚，既利于自己修改，也利于与别人交流。

4.很多难点的突破都来自于与同学的交流，交流使自己获得更多信息，开拓了思路，因此要重视与别人的交流。

5.应该有较好的理论基础，整个实验都是在理论的指导下完成了，设计过程中使用了许多理论课上学的内容，如真值表、卡拉图等。本次设计把理论应用到了实践中，同时通过设计，也加深了自己对理论知识的理解和掌握。

参考文献。1、谢自美．电子线路设计·实验·测试．华中科技大学出版社。2006.１

2、姚福安．电子电路设计与实践．山东科技出版社。2001.10

3、马建国．电子系统设计．高等教育出版社。2004.1

4 《数字电子技术基础》伍时和主编清华大学出版社。

5 《电子线路设计·实验·测试》第三版，谢自美主编，华中科技大学出版社。

6 《电子线路综合设计实验教程》刘鸣主编天津大学出版。

7 《新型集成电路的应用――电子技术基础课程设计》，梁宗善主编，华中科技大学出版社。

8 《电子技术基础课程设计》，孙梅生等编著，高等教育出版社。

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