eda课程设计报告。
学院： 信息工程学院。
题目数字式竞赛抢答器设计。
课程： eda课程设计
姓名郑敏。学号031140112
2024年 11 月 17 日。
摘要： eda（electronic design automation）电子设计自动化，就是以大规模可编程器件为设计载体，以硬件描述语言为系统逻辑描述的主要表达方式，通过相关的软件，自动完成用软件方式设计的电子系统到硬件系统，最终形成集成电子系统或专用集成芯片。本次实习利用quartusii为设计软件、vhdl为硬件描述语言，结合所学的数字电路的知识设计一个数字式竞赛抢答器，并对其功能进行详细介绍。
利用硬件描述语言vhdl对设计系统的各个子模块进行逻辑描述，采用模块化的设计思想完成顶层模块的设计，通过软件编译、逻辑化简、逻辑分割、逻辑综合优化、逻辑布线、逻辑**，最终将设计的软件系统**设计实验系统，对设计的系统进行硬件测试。
关键字：eda vhdl quartusii 数字式竞赛抢答器
目录。一、课程设计的任务和基本要求3
1.设计目的4
1.设计要求4
二、总体设计思想4
2.1设计基本原理5
2.2设计框图5
三、设计步骤和调试过程5
3.1总体设计电路5
3.2 模块设计与相应模块6
四、**及**结果分析6
4.1抢答鉴别模块**6
4.2数据选择模块**6
4.3报警模块**7
4.4译码模块**7
4.5顶层文件**9
五、实验调试结果10
六、心得体会10
参考文献10
七、 附录11
源程序11一 、课程设计的任务和基本要求。
1.1 设计目的。
1） 通过课程设计使学生能熟练掌握一种eda软件（quartusii）的使用方法，能熟练进行设计输入、编译、管脚分配、**等过程，为以后进行工程实际问题的研究打下设计基础。
2） 通过课程设计使学生能利用eda软件（quartusii）进行至少一个电子技术综合问题的设计，设计输入可采用图形输入法或vhdl硬件描述语言输入法。
3） 通过课程设计使学生初步具有分析、寻找和排除电子电路中常见故障的能力。
1.2基本要求：
1、设计一个可容纳6组参赛的数字式抢答器，每组设一个按钮，供抢答使用。
2、抢答器具有第一信号鉴别和锁存功能，使除第一抢答者外的按钮不起作用。
3、设置一个主持人“复位”按钮。
4、主持人复位后，开始抢答，第一信号鉴别锁存电路得到信号后，有指示灯显示抢答组别，扬声器发出2-3秒的音响。
5、设置一个计分电路，每组开始预置100分，由主持人记分，答对一次加10分，答错一次减10分。
二、总体设计思想。
2.1设计基本原理。
本设计为六路智能抢答器，所以这种抢答器要求有六路不同组别的抢答输入信号，并能识别最先抢答的信号，直观地通过数显和蜂鸣等方式显示出组别；对回答问题所用的时间进行计时、显示、超时报警、预置答题时间，同时该系统还应有复位、倒计时启动功能。
抢答过程：主持人按下系统复位键（rst），系统进入抢答状态，计时模块和计分模块输出初始信号给数码显示模块并显示出初始值。当某参赛组抢先将抢答键按下时，系统将其余三路抢答信号封锁，同时扬声器发出声音提示，组别显示模块送出信号给数码显示模块，从而显示出该抢答成功组台号，并一直保持到下一轮主持人将系统清零为止。
主持人对抢答结果进行确认，随后，计时模块送出倒计时计数允许信号，开始回答问题，计时显示器则从初始值开始以计时，在规定的时间内根据答题的正误来确定加分或减分，并通过数码显示模块将成绩显示出来。计时至0时，停止计时，扬声器发出超时报警信号，以中止未回答完问题。当主持人给出倒计时停止信号时，扬声器停止鸣叫。
若参赛者在规定时间内回答完为题，主持人可给出倒计时计数停止信号，以免扬声器鸣叫。主持人按下复位键，即rst为高电平有效状态，清除前一次的抢答组别，又可开始新的一轮的抢答。
此抢答器的设计中采用自顶向下的设计思路，运用vhdl硬件描述语言对各个模块进行层次化、系统化的描述，并且先设计一个顶层文件，再把各个模块连接起来。
2.2设计框图。
主电。三、设计步骤和调试过程。
3.1总体设计电路。
3.2模块设计和相应模块。
将该任务分成几个模块进行设计，分别为：抢答器鉴别模块、抢答器记分模块、译码模块、数选模块、报警模块，最后是撰写顶层文件。
抢答器鉴别模块：
抢答鉴别模块图。
在这个模块中主要实现抢答过程中的抢答功能，并能对超前抢答进行警告，还能记录无论是正常抢答还是超前抢答者的台号，并且能实现当有一路抢答按键按下时，该路抢答信号将其余过滤抢答封锁的功能。其中有六个抢答信号s0、s1、s2、s3、s4、s5；抢答使能信号s；抢答状态显示信号states；抢答与警报时钟信号clk2；系统复位信号rst；警报信号tmp。
数据选择模块：
数据选择模块图。
在这个模块中主要实现抢答过程中的数据输入功能，输入信号a[3..0]、b[3..0]、c[3..
0]；计数输出信号s；数据输出信号y；计数脉冲clk2，实现a、b、c按脉冲轮流选通，在数码管上显示。
报警模块：报警模块图。
在这个模块中主要实现抢答过程中的报警功能，当主持人按下控制键，有限时间内有人抢答，有效电平输入信号i；状态输出信号q；计数脉冲clk2。
译码模块：译码模块图。
在这个模块中主要实现抢答过程中将bcd码转换成7段的功能。
译码显示电路图。
顶层文件：在这个模块中是对前面模块的综合编写的顶层文件。
四、**及**结果分析。
4.1抢答鉴别模块**图。
4.2数据选择模块**图。
4.3报警模块**图。
4.4译码模块**图。
4.5顶层文件**图。
clk接高电平，s0,s1,s2,sl3,s4,s5六个选手接低电平，鉴别器的输出接指示灯，译码器的输出接led数码管，计分器的输出接显示译码器。当主持人按下使能端时，六个选手同时抢答。如图所示，若s0抢答，即为高电平时，s0灯亮，若回答正确，对其加分，即当时钟出现上升沿时就进行加一或者减一的操作。
五、硬件调试。
按下rst键清零，按下s键，观察数码管是否开始倒计时，扬声器是否发出报警声，按下s0,观察数码管是否显示1和抢答的时间，再按s1,s2，s3,均不改变显示，按下rst键，观察是否清零，再按s键，不按别的，直到计时时间到，观察是否显示00，扬声器是否发出报警。
第一个按下键的小组，抢答信号判定电路lock通过缓冲输出信号的反馈将本参赛组抢先按下按键的信号锁存，并且以异步清零的方式将其他参赛组的锁存器清零，组别显示、计时和计分会保存到主持人对系统进行清零操作时为止。当ini=1时系统复位，使组别显示信号g=0000，各组的指示灯信号s0=0，s1=0，s2=0，s3=0，s4=0，s5=0；当ini=0，即低电平有效，使其进入抢答鉴别状态，到clk的上升沿到来时，以a组抢答成功为例，当输入信号为a=1，b=0，c=0，d=0，输出信号g=1000，a1=1，即为鉴别出a组抢答成功，同时屏蔽其他组的输入信号，以免发生错误。
六、心得体会。
通过这次设计，进一步加深了对eda的了解，让我对它有了更加浓厚的兴趣。特别是当每一个子模块编写调试成功时，心里特别的开心。但在整个设计过程中遇到了不少问题，特别是各元件之间的连接，以及信号的定义，总是有错误，在细心的检查以及同学的耐心帮助下，终于找出了错误和警告，排除了困难。
此次课程设计使我懂得了理论与实际相结合是很重要的，只有理论知识是远远不够的，只有把所学的理论知识与实践相结合起来，从理论中得出结论，才能提高自己的实际动手能力和独立思考的能力。在设计的过程中遇到问题，可以说得是困难重重，这毕竟第一次做的，难免会遇到过各种各样的问题，同时在设计的过程中发现了自己的不足之处，对以前所学过的知识理解得不够深刻，掌握得不够牢固。以后的学习中一定会注重知识的掌握并且加强锻炼自己的动手能力，只有这样才能学到更多的知识。
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