EDA课程设计

eda实用技术课程设计。

电气工程学院。

一、课程设计任务书。

1.课程设计项目。

1) 乐曲硬件演奏电路设计。

2) 乒乓球游戏电路设计。

3) fpga步进电机细分驱动控制设计。

4) fpga直流电机pwm控制设计。

2.设计内容。

1) 设计题目总体设计方案。

2) 硬件电路设计。

3) vhdl程序编制与调试。

4) 数字电路系统的综合调试。

5) 撰写课程设计**。

6) 完成课程设计**答辩。

3.设计要求。

1) 课程设计项目中的四个题目由学生自选其中一个完成；

2) eda课程设计题目的硬件电路、程序由学生自行设计完成；

3) 设计结束学生应撰写课程设计报告一份，完成课程设计答辩；

4) 课程设计报告内容包括：课程设计题目；设计计划与方案论证；设计方案实现（含程序）；课程设计心得。

5）课程设计报告的撰写格式应符合eda实用技术课程设计报告格式要求。

二、评语及成绩。

成绩：指导教师：

eda实用技术课程设计。

电气工程学院。

绪论 2eda发展概况 2

硬件描述语言——vhdl 2

第一章设计任务与要求 4

1.1课程设计内容 4

1.2要求与分析 4

1.3实验目的： 5

第二章系统单元电路组成 6

1.1总体电路原理图如图所示： 6

1．2波形图所示： 6

1．3引脚绑定如下图所示： 7

1.4流程图如下图所示 7

1.5系统总电路如下图所示 8

第三章控制系统程序设计 10

3.1--乒乓球游戏顶层文件tennis 10

3.2--声音模块sound 12

3.3--总控制模块ballctrl 12

3.4 --乒乓球灯模块ball 14

3.5--乒乓球拍模块board 15

3.6--十进制计数器用来做失球低位计数cou10 16

3.7--**制计数器用来做失球高位计数cou4 16

3.8--乒乓球前进方向产生模块mway 17

第四章eda课程设计总结 19

参考文献 20

绪论。eda发展概况。

电子设计技术的核心就是eda技术，eda是指以计算机为工作台，融合应用电子技术、计算机技术、智能化技术最新成果而研制成的电子cad通用软件包，主要能辅助进行三方面的设计工作，即ic设计、电子电路设计和pcb设计。eda技术已有30年的发展历程，大致可分为三个阶段。70年代为计算机辅助设计(cad)阶段，人们开始用进行ic版图编辑、pcb布局布线，取代了手工操作。

80年代为计算机辅助工程(cae)阶段。与cad相比，cae除了有纯粹的图形绘制功能外，又增加了电路功能设计和结构设计，并且通过电气连接网络表将两者结合在一起，实现了工程设计。cae的主要功能是：

原理图输入，逻辑**，电路分析，自动布局布线，pcb后分析。90年代为电子系统设计自动化(eda)阶段。

硬件描述语言hdl是相对于一般的计算机软件语言，如：c、pascal而言的。hdl语言使用与设计硬件电子系统的计算机语言，它能描述电子系统的逻辑功能、电路结构和连接方式。

设计者可利用hdl程序来描述所希望的电路系统，规定器件结构特征和电路的行为方式；然后利用综合器和适配器将此程序编程能控制fpga和cpld内部结构，并实现相应逻辑功能的的门级或更底层的结构网表文件或**文件。目前，就fpga/cpld开发来说，比较常用和流行的hdl主要有abel-hdl、ahdl和vhdl。

硬件描述语言——vhdl

vhdl的英文全名是very-high-speed integrated circuit hardwaredescription language,诞生于2024年。2024年底，vhdl被ieee和美国国防部确认为标准硬件描述语言。自ieee公布了vhdl的标准版本，ieee-1076（简称87版)之后，各eda公司相继推出了自己的vhdl设计环境，或宣布自己的设计工具可以和vhdl接口。

此后vhdl在电子设计领域得到了广泛的接受，并逐步取代了原有的非标准的硬件描述语言。2024年，ieee对vhdl进行了修订，从更高的抽象层次和系统描述能力上。

扩展vhdl的内容，公布了新版本的vhdl，即ieee标准的1076-1993版本，（简称93版）。现在，vhdl和verilog作为ieee的工业标准硬件描述语言，又得到众多eda公司的支持，在电子工程领域，已成为事实上的通用硬件描述语言。专家认为，在新的世纪中，vhdl于verilog语言将承担起大部分的数字系统设计任务。

vhdl主要用于描述数字系统的结构，行为，功能和接口。除了含有许多具有硬件特征的语句外，vhdl的语言形式和描述风格与句法是十分类似于一般的计算机高级语言。vlhd的程序结构特点是将一项工程设计，或称设计实体（可以是一个元件，一个电路模块或一个系统）分成外部（或称可是部分，及端口)和内部（或称不可视部分），既涉及实体的内部功能和算法完成部分。

在对一个设计实体定义了外部界面后，一旦其内部开发完成后，其他的设计就可以直接调用这个实体。这种将设计实体分成内外部分的概念是vhdl系统设计的基本点。应用vhdl进行工程设计的优点是多方面的。

1）与其他的硬件描述语言相比，vhdl具有更强的行为描述能力，从而决定了他成为系统设计领域最佳的硬件描述语言。强大的行为描述能力是避开具体的器件结构，从逻辑行为上描述和设计大规模电子系统的重要保证。

（2）vhdl丰富的**语句和库函数，使得在任何大系统的设计早期就能查验设计系统的功能可行性，随时可对设计进行**模拟。

（3）vhdl语句的行为描述能力和程序结构决定了他具有支持大规模设计的分解和已有设计的再利用功能。符合市场需求的大规模系统高效，高速的完成必须有多人甚至多个代发组共同并行工作才能实现。

4）对于用vhdl完成的一个确定的设计，可以利用eda工具进行逻辑综合和优化，并自动的把vhdl描述设计转变成门级网表。

（5）vhdl对设计的描述具有相对独立性，设计者可以不懂硬件的结构，也不必管理最终设计实现的目标器件是什么，而进行独立的设计。

第一章设计任务与要求。

1.1课程设计内容。

用vhdl语言来设计与描述乒乓球游戏电路，首先是游戏电路模块的设计，之后编写vhdl语言，要求完成全部设计。

顶层模块（tennis）的设计。

总控制模块（ballctal）的设计。

模拟乒乓球行进路径的发光管控制模块（ball）的设计。

接球控制模块（board）的设计。

失球低位计数模块（cout10）与高位计数模块（cout4）的设计。

1.2要求与分析。

系统组成：该设计由模拟乒乓球行进路径的发光二极管亮灯控制模块(ball)，乒乓球接球控制模块（board），失球计数器的高位计数模块（cout4）,失球计数器的低位计数模块（cout10）,乒乓球行进方向控制模块（mway），失球提示声模块（sound）,和总控制模块（ballctrl），七个模块组成。

bain和bbin分别是左右球拍控制信号，当球拍发球成功后有mway模块来控制方向，然后又ball模块来模拟乒乓球行进路径，其行进速度由输入的时钟信号clk来控制。当发光管亮到最后的瞬间，如果检测到对应表示球拍键的信号，立即将球反向运动（board控制）。若没接到球拍键信号，将给出警鸣（sound控制），同时对方记一分（cout4和cout10模块控制）。

clr是清零控制，ballout[7..0]指示球路行进情况，countbh[3..0]和countbl[3..

0]分别指示左边得分的高位与低位，countah[3..0]和countal[3..0]分别表示右边得分高位与低位，lamp指示clock2的速度，speaker接蜂鸣器，指示失球提示。

硬件测试。操作步骤：选电路模式no.

3（用琴键方式）；clock5接1024hz，为失球提示提供声响频率；clock1接4hz，乒乓球行进提供时钟信号；选手甲的模拟球拍是键8，选手乙的模拟球拍是键1，可由一方先发球（按键）；双方失球分数分别显示于数码管3/2和数码管7/6。

1.3实验目的：

1）通过该课程设计，结合计算机科学的理论、抽象和设计三种形态，进一步掌握计算机中各功能部件的工作原理和逻辑实现，熟悉乒乓球游戏机的基本工作原理。

2）通过该课程设计的学习，总结计算机组成原理课程的学习内容，运用所学的数字电路以及计算机组成和vhdl的基本原理、基本知识和基本技巧，解决某一个具体的实际问题，培养综合分析和解决问题的能力。

3）为今后分析、设计、开发以及使用fpga打下坚实的基础。

第二章系统单元电路组成。

1.1总体电路原理图如图所示：

图1. 1电路原理图。

1．2波形图所示：

1.2波形图。

1．3引脚绑定如下图所示：

1.3引脚绑定图。

1.4流程图如下图所示。

1.5系统总电路如下图所示。

第三章控制系统程序设计。

3.1--乒乓球游戏顶层文件tennis

library ieee;

use entity tennis is

port(bain,bbin,clr,clk,souclk:in std_logic;

ballout:out std_logic_vector(7 downto 0);

countah,countal,countbh,countbl:out std_logic_vector(3 downto 0);

lamp,speaker:out std_logic);

end;architecture ful of tennis is

component sound port(clk,sig,en:in std_logic;

sout:out std_logic);

end component;

component ballctrl

port(clr,bain,bbin,serclka,serclkb,clk:in std_logic;

bdout,serve,serclk,ballclr,ballen:out std_logic);

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