2007 至2008学年度第二学期期末考核
eda》试题 （开卷）
卷号：b时间：120 分钟 2008 年6 月。
专业：电子信息工程学号姓名：
一填空题（20分）
1、 vhdl
3、 实际零件焊接到电路板时所指示的外观和焊点的位置。
4、 电子设计自动化电子cad技术。
5、 altera，xilinx
6、 wait
7、 电路连接。
8、 sram-base
9、 2.54mm 300mil
10、 元件外观和元件引线端子的图形。
二名词解释（20分）
1 pld/fpga
pld是可编程逻辑器件（programable logic device）的简称，fpga是现场可编程门阵列（field programable gate array)的简称，两者的功能基本相同，只是实现原理略有不同，所以我们有时可以忽略这两者的区别，统称为可编程逻辑器件或pld/fpga。
2.过孔。当需要连接两个层面上的铜膜走线时就需要过孔（via）,过孔。
又称为贯孔、沉铜孔和金属化孔。
过孔分为穿透式（through）、半隐藏式(blind)和隐藏式(buried)
3.铜膜线。
就是连接两个焊盘的导线，称为track，一般铜膜线走线在不。
同层面取不同的走向，例如顶层走水平线，则底层走垂直线。顶。
层和底层走线之间的连接采用过孔（via）连接。
4 prom、pal和pla
prom：与阵列固定，或阵列可编程，一般用作存储器，其输入为存储器的地址，输出为存储器单元的内容。但输入的数目太大时，器件功耗增加，其局限性大。
pla：与或阵列均可编程，但是其慢速特性和相对pal、prom而高得多的**妨碍了它被广泛使用。
pal：或阵列固定，与阵列可编程，其第二代产品gal具有了可电擦写、可重复编程、可设置加密的功能。
5 自顶向下的/自下而上的设计方法。
自下而上的设计方法，使用该方法进行硬件设计是从选择具体元器件开始，并用这些元器件进行逻辑电路设计，从而完成系统的硬件设计，然后再将各功能模块连接起来，完成整个系统的硬件设计，自顶向下的设计方法就是从系统的总体要求出发，自顶向下分三个层次对系统硬件进行设计。
第一个层次是行为描述第二个层次是数据流描述第三个层次为逻辑综合。
三选择题（12分）
1． a 2．d 3．a 4．d 5．b
四简答题（6+6=12分）
1原理图设计步骤（6分）
设置原理图设计环境 1分。
放置元件 1分。
原理图布线 1分。
编辑与调整 1分。
检查原理图 1分。
生成网络表 1分。
2过程调用语句可以并发执行，但要注意那些问题：（ 6分）
并发过程调用是一个完整的语句，在它之前可以加标号 2分。
并发过程调用语句应带有in,out或inout的参数，他们应该列在过程名后的括号内 2分。
并发过程调用可以有多个返回值 2分。
五论述题。max+plusii软件设计流程（13分）
1) 输入项目文件名(file/project/name)
2) 输入源文件(图形、vhdl、ahdl、verlog和波形输入方式)
3) 指定cpld型号(assign/device)
4) 设置管脚、**方式和逻辑综合的方式，若上一步用的是auto则不需设置管脚。
assign/global project device option,assign/global logic synthesis)
5) 保存并检查源文件(file/project/s**e & check)文件名与实体名一致。
6) 指定管脚(max+plusⅱ/floorplan editor)
7) 保存和编译源文件(file/project/s**e & compile)
8) 生成波形文件(max+plusⅱ/w**eform editor)
9) **(max+plusⅱ/simulator)
10) **配置(max+plusⅱ/programmer)
六．vhdl语言编程（6+6+10=22分）
1）2输入或非门。
library ieee;
use entity nor2 is
port(a,b: in std_logic;
y: out std_logic);
end nor2;
architecture nor_beh**e of nor2 is
beginy<=a nor b;
end nor_beh**e;
2）半加器。
library ieee;
use entity half is
port (a, bin std_logic;
s,coout std_logic);
end half;
architecture half1 of half is
signal c,d :std_logic;
beginc<=a or b;
d<=a nand b;
co<=not d;
s<=c and d;
end half1;
3）十二进制同步计数器。
引脚定义：reset 复位。
en 计数控制。
clk 时钟。
qa,qb,qc,qd 计数器输出。
library ieee;
use use
entity count12 is
port(clk,reset,en: in std_logic;
qa,qb,qc,qd: out std_logic);
end count12;
architecture beh**e of count12 is
signal count_4: std_logic_vector(3 downto 0);
beginqa<=count_4(0);
qb<=count_4(1);
qc<=count_4(2);
qd<=count_4(3);
process(clk,reset)
beginif (reset='0') then
count_4<="0000";
elsif(clk'event and clk='1') then
if(en='1') then
if(count_4="1011") then
count_4<="0000";
elsecount_4<=count_4+'1';
end if;
end if;
end if;
end process;
end beh**e;
EDA实验试题16 6 附答案
1.用原理图输入法设计一位全加器，进行功能 做出 波形。参考实验一。2.用原理图输入法设计一位半加器，进行功能 做出 波形。参考课本61页图3 5 3.用原理图输入法设计一位全加器，进行 测试，参考实验一。4.用原理图输入法设计一位半加器，进行 测试，参考课本61页图3 5 5.用文本输入法设计一个...
EDA试卷A答案
课程名称 eda技术考试时间 110 分钟 课程 8400070试卷总分 100 分。一 填空题参 及评分标准 本大题共6小题10空，每空3分，总计30分 评分标准 填对一空得3分，不填或填错得0分。参 1 电子设计自动化 现场可程序门阵列。mhz 3 acex1k 45 功能 6 hdl语言 原理...
EDA课后答案
p93 3 7 library ieee use entity h suber is port x,y in std logic diff,s out out std logic end entity architecture hdlarch of h suber is begin process ...