浙江师范大学《eda技术与应用》考试卷（a卷）
一、改错题（每小题5分，4小题，共20分）
下列vhdl描述是完整功能的电路，每个描述至少有一个错误，请指出错误原因并加以改正。
1. 文件名为：d:/edap/correct/
entity mux41 is
port( sel : in bit_vector(1 downto 0);
data: in bit_vector(3 downto 0);
y : out bit);
end entity mux41;
architecture art of mux41 is
begincase sel is
when "00"=>y<=data(0);
when "01"=>y<=data(1);
when "10"=>y<=data(2);
when "11"=>y<=data(3);
end case;
end architecture art;
2. 文件名为：d:/edap/correct/clk_
library ieee;
use use
entity clk_div8 is
port(clk_in: in std_logic;
clk_out: out std_logic);
end clk_div8;
architecture a of clk_div8 is
signal cnt: std_logic:=(others=>'0');
signal dly: std_logic;
begin
process(clk_in)
begin
if(clk_in'event and clk_in = 1') then
dly <=cnt(3);
cnt <=cnt + 1;
end if;
end process;
clk_out<= dly xor cnt(3);
end a;
3. 文件名为：d:/edap/correct/triple_
library ieee ;
use ;entity triple_buffer is
port ( datain,en : in bit;
dataout : out bit );
end entity triple_buffer;
architecture tri_g of triple_buffer is
beginprocess ( datain, en )
beginif ( en = 1' )then
dataout <=datain ;
elsedataout <=z' ;
end if ;
end process;
end architecture tri_g;
4. 文件名为：d:/edap/correct/cy_
library ieee ;
use ;entity cydffa is
port(clk,clr,datain : in std_logic ;
dataout : out std_logic) ;
end entity cydffa ;
architecture beh**e of cydffa is
beginprocess ( clk, clr )
beginif ( clr = 1' )then
dataout <=0' ;
else if (clk'event and clk='1' )then
dataout <=datain;
end if ;
end process ;
end beh**e ;
二、填空题（每小格2分，10空格，共20分）
1.有一分频电路，其vhdl描述如下，内有两个进程，p1进程的功能是将6mhz的输入分频成200hz脉冲信号，p2进程是将200 hz分频为2hz的脉冲信号。存放目录和文件名为d:
/edap/test/sec_阅读程序并根据前后逻辑关系填写空格内的语句。
library ieee;use
entity sec_gen is
port(clk_in: in std_logic;
clk200hz: out std_logic;
clk1s: out std_logic);
end sec_gen;
architecture art of sec_gen is
signal clk_200 :std_logic;
signal clkout :std_logic;
signal cp :std_logic;
signal (2
beginpl: process (clk_in)
variable cnt: integer range 0 to 30000;
beginif clk_in'event and clk_in='1' then
if cnt= (3) then
clk_200<=not clk_200;
cnt :=0;else
end if;
end if;
clkout (5) ;
end process pl;
clk200hz<=clk_200;
p2:process(clkout)
beginif (6) then --上升沿。
if count=" 7) "then
count <=000000";
cp (8) ;
elsecount <=count+'1';
end if;
clk1s (10) ;
end process p2;
end art;
三、电路分析题（每小题10分，共3小题，共30分）
以下有三个vhdl描述的模块电路，与分频电路存放在同一目录（d:/edap/test/）下。阅读vhdl描述的电路后，回答相关问题。
1. 按键消抖电路描述，文件名为d:/edap/test/
library ieee;
use use ;
entity debounce is
port(clk, reset :in std_logic
din : in std_logic;
dout : out std_logic
end entity debounce;
architecture rtl of debounce is
type state is (s0,s1,s2,s3);
signal pre_s, next_s: state;
beginp0:process( reset, clk )
begin
if reset = 1' then
pre_s <=s0;
elsif clk'event and clk='1' then
pre_s <=next_s;
end if;
end process p0;
p1:process( pre_s, next_s, din )
begincase pre_s is
when s0 =>dout <=0';
if din = 1' then
next_s <=s0;
elsenext_s <=s1;
end if;
when s1 =>dout <=0';
if din = 1' then
next_s <=s0;
elsenext_s <=s2;
end if;
when s2 =>dout <=0';
if din = 1' then
next_s <=s0;
elsenext_s <=s3;
end if;
when s3 =>dout <=1';
if din = 1' then
next_s <=s0;
elsenext_s <=s3;
end if;
end case;
end process p1;
end rtl;
问：1）画出该电路的状态机。
2）如果时钟脉冲周期为200hz，则消抖的延迟时间至少为多少ms？估算依据是什么？
3）消抖后输出按键的有效电平是什么？
2．有一个三按键控制输出的电路描述，文件名为d:/edap/test/muti_key_
library ieee;
use use ;
浙江师范大学高数B卷试题
浙江师范大学 高等数学b 二 考试卷 a卷 2011 2012学年第二学期。考试形式 闭卷使用学生 2011级工科1考试时间 120分钟出卷时间 2012年5月31日。说明 考生应将全部答案写在答题纸上，否则无效。一 选择题 每小题3分，共18分 1.函数的偏导数，在区域内连续是在内可微的 a 充要...
浙江师范大学2019迎新节目单
2014 美丽经生 迎新晚会节目单。开场舞 像我一样做做看 主持在开场舞之后出场 舞蹈 没有明天 小品 大腕来袭 火影轮滑社轮滑表演 歌曲串烧 游戏 痞子英雄 老生歌曲 南山南 他说 吉他双排键合奏 新疆舞 掀起你的盖头来 教师 走秀 游戏 搞怪泡泡糖 小品 舅舅的考验 研究生 let it go ...
2023年浙江师范大学教育综合真题
一 名词解释 共6小题，每小题5分，共30分 1 学习动机。2 知识。3 苏格拉底方法。4 城市学校。5 有教无类。6 监生历事制度。二 简答题 共4小题，每小题10分，共40分 1 我国的教育目的。2 独尊儒术 文教政策。3 陶行知 生活教育 思想的主要观点。4 学校管理的作用。三 论述题 共4小...