1. 基于fpga的十字路**通灯控制器。
1）红、黄、绿灯分别用1bit控制；
2）每一个状态分配一个时间显示（两位十进制数，倒计时）；
3）符合实际交通规律；
2. 基于fpga的4路定时抢答器设计（倒计时）
1）分别使用s0~s3表示4名选手；
2）设置一个系统清除和抢答控制开关rst，该开关由主持人控制；
3）抢答器具有锁存和显示功能，选手按下抢答按钮，所存相应的编号，并在led和数码管上显示，同时指示灯亮。实行优先锁存，该优先权一直保持到主持人将系统清零；
4）抢答器具有定时抢答功能，且一次抢答时间由主持人设定，时间由30s~10s不定。定时显示器显示主持人设定的时间。数码管显示倒计时过程，以十进制显示；
5）主持人提示开始抢答（按下按钮）前有人抢答的，视为抢答者违规，本次抢答无效，在数码管上显示违规者的编号，并出报警音提示；
6）如果抢答时间已到，无人抢答，本次抢答无效，系统报警并禁止抢答；
3. 基于fpga的键盘扫描电路。
1）键盘按钮数为4，系统时钟10mhz；
2）能识别出所按按钮；
3）按钮被按下后，视为此按钮输入一次，若按钮长时间不松，（时限1s）后每隔0.5s视为再次输入，直至按钮松开；
4）要求能对按钮按下时指令的抖动能正确处理。对持续时间小于50ms的输入不作响应；
5）各键设置不同优先级，多键同时按下时，视为优先级较高的按键被按下；
4. 数字密码锁的电路设计。
设计一个电子密码锁。按先后顺序，输入密码“312”时，扬声器发出声音，表示锁打开。该密码锁应只有以下几种功能：
1）具有密码输入功能；
2）设置复位按键，以便重新输入新的密码；
3）显示输入密码的次数；
4）拒绝接收超过规定次数（3次）的密码输入信号。
5. 篮球24秒定时控制电路。
1）具有显示24s(24秒)倒计时功能，以十进制显示。
2）具有清零、启动、暂停、连续的功能。
3）24s递减；
4）24s递减至零时，数码显示器不能灭灯，同时发出声光报警信号。
6. 彩灯控制器。
设计要求：设计能让一排彩灯(8只)自动改变显示花样的控制系统，发光二极管可作为彩灯用。控制器应有两种控制方式：
1）规则变化。变化节拍有0．5秒和0.1秒两种，交替出现，每种节拍可有4种花样，各执行一或二个周期后轮换；
2）随机变化。无规律任意变化；
7. 设计一个1hz～9999hz的频率计。
1）待测信号为方波信号，且已进行量化，1表示高电平，0表示低电平，占空比不定；
2）提供一个1hz的信号，去控制打开被检测信号的与门，使计数器在一秒钟内计数；
3）数码管显示的就是被检测信号的频率，以十进制显示；
4）系统时钟10mhz；
8. 4位二进制乘法器。
1）构造一个4位二进制乘法器；
2）受按键控制由4bit输入端口先后输入四位乘数和被乘数（乘数，被乘数均由hdb3码表示）；
3）用两个七段数码管显示积，以十进制显示；
9. 电梯控制系统。
1）大楼为3层，2部电梯；
2）每部电梯内部有如下按键，1-3楼的按键选择键，开门健，关门键，报警键；
3）每部电梯的每层楼外面有上楼键和下楼键（1楼只有上楼键，3楼只有下楼键），并有数码管显示电梯所在楼层及运动方向；
4）满足电梯的实际运行规律设计。
5）假定系统时钟1mhz
10. 心电图显示。
1）系统时钟1mhz；
2）脉搏信号强度已有专用仪器测定完成，并量化为8bit二进制数，串行输入fpga芯片，输入速度1mbit/s；
3）将所测信号以心电图形式显示在液晶屏上；
4）要求能同时测量心率；
5）所测心率以十进制数显示在三个数码管上；
6）心率过低（低于每分钟20次），出报警音提示；
11. 计步器设置。
1）系统时钟1mhz；
2）拥有计步、暂停、清零（复位）功能；
3）输入端每进入一个计步脉冲（可能存在抖动），步数计数+1，计步结果以十进制数显示在数码管上；
4）点下暂停键，计数停止，并有信号控制指示灯闪烁，闪烁周期1s；再次点击暂停键，继续计数，指示灯停止闪烁；
5）点下清零键，计数归零；
6）要求能够对计步脉冲和按键的抖动进行正确处理，2ms以内的变化忽略不计；
7）持续10s无计数脉冲后，自动转入暂停状态，计数停止，并有信号控制指示灯闪烁，闪烁周期1s；再次点击暂停键，继续计数，指示灯停止闪烁；
12. 秒表设计。
1）系统时钟1mhz；
2）计时结果以十进制数显示在数码管上，要求精确到ms，最长记时30分钟；
3）点击“开始计时”按钮，计时开始，系统进入计时状态；计时结果以十进制数显示在数码管上；再次点击“开始计时”按钮，计时过程结束，系统进入待机状态，计时结果保持在数码管上；长按“开始计时”按钮2s，计时清零；
4）有“功能”按钮，长按2s实现“分别计时”和“分圈计时”功能的切换，并有相应指示灯控制信号对当前功能进行指示；系统默认工作模式为“分别计时”
5）分别计时功能：计时开始后，每按下一次“功能”按钮，系统便将此次计时的结果保存在寄存器中，此时计时结果不清零；计时状态结束进入待机状态后，点击功能键，屏幕上顺次显示各次计时结果，要求能同时显示计时结果和该结果所对应次序号，系统能分别记录至少8个不同计时结果；
6）分别计时功能：计时开始后，每按下一次“功能”按钮，系统便将此次计时的结果保存在寄存器中，此时计时结果清零；计时状态结束进入待机状态后，点击功能键，屏幕上顺次显示各次计时结果，要求能同时显示计时结果和该结果所对应次序号；要求能分别记录至少8个不同计时结果；
13. 基于fpga的乘法器设计。
1）有输入端口“读入”接收读入指示信号；“读入”信号为“1”时开始读数，信号为“0”时停止读数；
2）乘数为位宽16bit的二进制有符号数；
3）两个16bit乘数先后经1bit位宽端口串行输入系统；
4）两个乘数的16bit均输入完成后送交后续模块做乘法运算；
5）乘法运算部分要求利用流水线架构实现；乘法结果保留24bit；
6）结果输出时，有指定管脚给出指示信号；
7）有“同步复位”端口（1bit），此端口输入“1”后，整个系统强制回归到初始状态；
14. 基于fpga的分频器设计。
1）系统时钟1mhz；
2）要求能产生2分频～16分频信号，分频系数步进值为1；
3）“分频系数置数”按钮每按一次，分频系数增加1，增加到16后如果再次按下“分频系数置数”按钮，分频系数回归到2；置数结束后，按下“启动”按钮，系统按照指定的分频系数生成分频信号；
4）n分频后，“1”电平持续的时间要求1～n-1可调，步进值1；
5）“占空系数置数”按钮每按一次，“1”电平持续时间增加1，增加到n-1后如果再次按下“分频系数置数”按钮，“1”电平持续时间回归到1；再按下“启动”按钮后，系统按照指定的“1”电平持续时间生成分频信号；
要求：1）每人一个题目，选题方法是学号后三位除以14，余数为选题。
2）完成时间为一周，并上交纸质文档，文档应包含设计任务的技术指标、方案的选择，原理图和**结果。
3）答辩过程中，重点应讲解设计的设计思路、模块的编写和**结果的解释。若答辩不过，个人没有成绩。
注：课程设计没有补考，只有大四清考机会。
电信2019级EDA课程设计题目
1.基于fpga的十字路 通灯控制器。1 红 黄 绿灯分别用1bit控制 2 每一个状态分配一个时间显示 两位十进制数，倒计时 3 符合实际交通规律 2.基于fpga的4路定时抢答器设计 倒计时 1 分别使用s0 s3表示4名选手 2 设置一个系统清除和抢答控制开关rst，该开关由主持人控制 3 抢...
EDA课程设计
题目一 数字钟设计 学号1 15 一 实验目的。学习并掌握数字钟的原理 设计方法。二 实验内容。计数始终由模60秒计数器 模60分计数器 模24小时计数器 报时模块 分 时设定模块及输出显示模块构成。可以采用同步计数器或异步计数器设计方法。三 实验要求。计时范围为0小时0分0秒至23小时59分59秒...
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哈尔滨工业大学 威海 信电学院电子信息工程。一 软硬件介绍。1软件部分介绍。1.1 quartus ii 是altera公司的综合性pld fpga开发软件，支持原理图 vhdl veriloghdl以及ahdl altera hardware description language 等多种设计输...