学号：11446129
常州大学。eda 技术
课程设计报告。
题目秒表电路设计。
学生袁李飞。
学院（系）： 信息科学与工程专业班级： 电子111
指导教师李文杰。
eda课程设计任务书。
目录。1. 前言1
2. 设计要求1
3. 实验目的1
4. 实验原理2
5. 设计框图2
6. 模块说明3
6.1分频器3
6.2十进制计数器4
6.3六进制计数器5
7.顶层文件7
7.1整体连接图7
7.2**波形7
8.硬件调试8
8.1硬件要求8
8.2引脚锁定8
9.实验总结9
9.1错误与解决方法9
9.2心得体会9
10.参考文献10
1.前言。本次设计的目的就是在掌握eda实验开发系统的初步使用基础上，了解eda技术，对计算机系统中时钟控制系统进一步了解，掌握状态机工作原理，同时了解计算机时钟脉冲是怎么产生和工作的。
在掌握所学的计算机组成与结构课程理论知识时，通过对数字秒表的设计，进行理论与实际的结合，提高与计算机有关设计能力，提高分析，解决计算机与控制实现的技术，达到课程设计的目标。
利用vhdl语言设计基于计算机电路中时钟脉冲原理的数字秒表，显示最长时间是59分59秒99，设计了复位和启停开关。复位开关reset可以在任何情况下使用，使用以后计时器清零，并做好下一次计时的准备，启停开关为en，高电平时秒表工作，低电平时秒表停止计时，在触发高电平时接着上次的计时继续计时。
数字秒表在日常生活中有广泛的用途，秒表的逻辑结构较简单，它主要由显示译码器、十进制计数器、六进制计数器和分频器组成。四个10进制计数器：用来分别对百分之一秒、十分之一秒、秒和分进行计数；两个6进制计数器：
用来分别对十秒和十分进行计数；显示译码器：完成对显示的控制。根据电路持点，用层次设计概念将此设计任务分成若干模块，规定每一模块的功能和各模块之间的接口，然后再将各模块合起来联试。
通过max+plusⅱ软件，对上述模块设计，**无误后，设计顶层文件，**无误后，**到主芯片epf10k10lc84-4中，按适配划分后的管脚定位，同相关功能块硬件电路接口连线，进行硬件实验。
epf10k10lc84-4是altera公司生产的flex10k系列可编程逻辑器件。主要采用了嵌入式阵列，容量高达百万门，为可重复配置的cmossram工艺，系统工作过程中可随时改变配置，有利于现场编程，完成秒表设计的修改于完善。
2设计要求。
秒表共有6个输出显示，分别为百分之一秒、十分之一秒、秒、分、十分，所以共有6个计数器与之相对应，6个计数器的输出全部为bcd码输出，这样便于和显示译码器的连接。
整个秒表还需要有一个启动停止信号和一个置零信号，以便秒表能随意停止及启动。
秒表的逻辑结构较简单，它主要由显示译码器、分频器、十进制计数器和六进制计数器组成，由于实验板上面的数码管自带译码器，所以无需再行设计译码器。
3.实验目的。
通过本次课设，加深对eda技术设计的理解，学会用maxplusⅱ工具软件设计基本电路，熟练掌握vhdl语言，为以后工作使用打下坚实的基础。
4.实验原理。
根据数字秒表的设计要求，可以使用多个不同的计数器单元模块，通过有机的组合来得到数字秒表系统。
要满足数字秒表的精度，首先应获得精确地计时基准信号，这里的系统精度要求为0.01s，因此必须设置周期为0.01s的时钟脉冲，由于数字秒表输入的脉冲为1024mhz，因此将来每10个外界输入脉冲就输出一个频率，该频率的时间周期正好为0.
01s，即先将外界脉冲进行1024hz---100hz分频；
5．设计框图。
系统组成框图。
6.模块说明。
6.1分频计。
能进行十分频的分频计，将实验板上的1024hz信号十分频得到100hz，为所需要的能够精确到最小精度为0.01秒，其文本语言（文件名：为底层文本，图1为分频器的**波形图。
library ieee;
use use
entity fenpinqi is
port(clk:in std_logic;
clka:out std_logic);
end fenpinqi;
architecture ylf of fenpinqi is
beginprocess(clk)
variable num:integer range 0 to 4;
variable q:std_logic;
beginif clk'event and clk='1' then
if num=4 then num:=0;q:=not q;
else num:=num+1;
end if;
end if;
clka<=q;
end process;
end ylf;
图16.2十进制计数器。
能够实现10进制循环计数，带有清零端reset、开始端en、时钟信号端clk、其文本语言（文件名：为底层文本，图2为十进制计数器的**波形图。
library ieee;
use use
entity cnt10 is
port(reset,en,clk:in std_logic;
carry:out std_logic;
q:out std_logic_vector(3 downto 0));
end cnt10;
architecture ylf of cnt10 is
signal qs:std_logic_vector(3 downto 0);
signal ca:std_logic;
beginprocess(clk)
beginif(reset='1')then
qs<="0000";
elsif(clk'event and clk='1') then
if en='1'then
if(qs="1001")then
qs<="0000";
ca<='0';
elsif(qs="1000")then
qs<=qs+1;
ca<='1';
elseqs<=qs+1;
ca<='0';
end if;
end if;
end if;
end process;
process(ca,en)
beginq<=qs;
carry<=ca and en;
end process;
end ylf;
图26.3六进制计数器。
能够实现6进制循环计数，带有清零端reset、开始端en、时钟信号端clk、其文本语言（文件名：为底层文本，图3为六进制计数器的**波形图。
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