EDA课程设计

《eda技术与实验》课程设计。

题目：基于eda智能响铃系统的设计

姓名陈立志。

院系：电子信息工程系

专业通信工程。

班级102学号010705222

指导教师。2024年 12 月。

基于eda智能响铃系统的设计。

陈立志。摘要：基于eda技术的使用，本设计采用大规模可编程逻辑器件的fpga，通过设计芯片来实现系统功能。

用eda技术设计数字系统，在每一层次上都有描述、划分、综合、和验证四种类型的工作。把系统设计输入到eda软件可以用图形输入、硬件描述语言或者二者的混合输入。划分、综合、和验证采用eda软件平台自动完成。

其实是采用了模块化是设计思想，将整个设计化分为计数模块、记忆模块、选择输出模块和译码模块。首先将各个模块的功能通过硬件描述语言描述来验证其正确性。在此基础上将各个模块通过原件列化语句连接在一起，构成课堂智能响铃系统，实现该系统的各个功能，在开发软件max+plus2进行输入、编译、综合、**，得到的**波形。

课堂智能响铃系统走时精度高，稳定性好，实用方便，不需要经常调教，这种响铃具有时、分、秒计数显示功能，以24小时循环计时，时钟计数显示时有led灯的花样显示同时伴有优美的曲子演奏，具有调节小时、分钟及清零的功能以及整点报时功能，十分方便的。

关键词：eda；vhdl；智能响铃；模块化。

1系统设计方案

1.1设计任务与功能要求。

1、实现时钟计数：完成时、分、秒的正确计时并且显示所计的数字；对秒、分——60进制计数，即从0到59循环计数，时钟——24进制计数，即从0到23循环计数，并且在数码管上显示数值。

2、时间设置：手动调节分钟、小时，可以对所设计的时钟任意调时间。

3、清零功能。

4、led灯在时钟显示时闪烁。

5、乐曲演奏电路工作。

1.2系统的总体设计。

1、系统组成框图。

图1.1响铃系统框图。

2、基本原理：

本设计由秒计数器、分钟计数器、小时计数器、整点报时、分的调整以及小时的调整和一个顶层文件构成。采用自顶向下的设计方法，子模块利用verilog hdl语言设计，顶层文件用原理图的设计方法。显示：

小时采用24进制，而分钟和秒均60进制。自顶向下的设计方法：

自顶向下的设计方法是数字系统设计中最常用的设计方法，也是基于芯片的系统设计的主要方法。它的基本原理框图如下：

图1.2自顶向下基本原理框图。

自顶向下的设计方法利用功能分割手段将设计由上到下进行层次化和模块化，即分层次、分模块进行设计和**。功能分割时，将系统功能分解为功能块，功能块再分解为逻辑块，逻辑块再分解为更少的逻辑块和电路。如此分割，逐步的将系统细化，将功能逐步具体化，模块化。

高层次设计进行功能和接口描述，说明模块的功能和接口，模块功能的更详细描述在下一设计层次说明，最底层的设计才涉及具体寄存器和逻辑门电路等实现方式的描述。

4、顶层电路设计。

在顶层设计中，要对内部各功能块的连接关系和对外的接口关系进行描述。

图1.3响铃系统总连线图。

5、乐曲演奏电路原理框图。

图1.4乐曲演奏电路原理框图。

2系统设计过程

1.1各模块源程序。

1）秒计数器模块。

图2.1秒计数器模块。

该模块**如下：

图2.2秒表计数器**。

分析：利用60进制计数器完成00到59的循环计数功能，当秒计数至59时，再来一个时钟脉冲则产生进位输出，即enmin=1；reset作为复位信号低电平有效，即高电平时正常循环计数，低电平清零。

2）分钟计数器模块。

图2.3分钟计数器模块。

该模块**如下：

图2.4分钟计数器模块**。

分析：小时计数模块利用24进制计数器，通过分钟的进位信号的输入可实现从00到23的循环计数。

3）小时计数器模块。

图2.5时钟计数器模块。

该模块**如下：

图2.6时钟计数器模块**。

分析：小时计数模块利用24进制计数器，通过分钟的进位信号的输入可实现从00到23的循环计数。

4）整点报时模块

图2.7整点报时模块。

该模块**如下：

图2.8整点报时模块**。

分析：由图知对于整点报时模块，当分钟计数至59时来一个时钟脉冲则产生一个进位信号，分钟计数到00，此时产生报警信号持续一分钟。当有时钟脉冲时lamp显示灯就闪烁轮续点亮。

5）乐曲演奏模块。

图2.9乐曲演奏模块。

该模块**如下：

图2.10乐曲演奏模块**。

分析：乐谱产生的电路用来控制**的音调和音长。控制音调通过设置计数器的预置数来实现，预置不同的数值就可以使计数器产生不同频率的信号，从而产生不同的音调。

3系统**与实现。

该系统波形**结果如图3.1所示。

图3.1系统波形**。

波形分析。输出信号second[6..0]表示：

秒计数模块，利用60进制计数器完成00到59的循环计数功能，当秒计数至59时，再来一个时钟脉冲则产生进位输出，即enmin=1；reset作为复位信号低电平有效，即高电平时正常循环计数，低电平清零。输出信号min[6..0]表示：

分钟计数模块，小时计数模块利用24进制计数器，通过分钟的进位信号的输入可实现从00到23的循环计数。输出信号hour[5..]表示：

小时计数模块，小时计数模块利用24进制计数器，通过分钟的进位信号的输入可实现从00到23的循环计数。输入信号lamp[2..0]表示：

整点报时模块，当分钟计数至59时来一个时钟脉冲则产生一个进位信号，分钟计数到00，此时lamp显示灯就闪烁轮续点亮，乐曲演奏电路开始工作，发出上课铃声。

结束语：本设计基于eda上以智能打铃为目的，不仅实现时钟计数：完成时、分、秒的正确计时并且显示所计的数字；对秒、分——60进制计数，即从0到59循环计数，时钟——24进制计数，即从0到23循环计数，并且在数码管上显示数值。

以及时间设置：手动调节分钟、小时，可以对所设计的时钟任意调时间，这样使数字钟真正具有使用功能。清零功能：

reset为复位键，低电平时实现清零功能，高电平时正常计数。可以根据任意整点时间有报时信号产生，乐曲演奏电路工作，**优美的铃声出来。在整个电路设计完毕并**成功后发现，每个模块有条不紊的运行，整个电路设计实现的功能还是比较实用和易于操作的，而自己也为此付出了许多。

通过此次的课程设计，对可编程逻辑器件，verilog hdl语言，max plus ii软件有了一定的了解，尤其是用verilog hdl语言编程和**。在设计中最大的收获是在不断地发现问题，分析问题，解决问题的过程中培养了自己的科研能力，为今后的学习工作做了一个良好的铺垫。

参考文献：1] 王金明，冷自强《eda技术与verilog设计》第一版[m].北京：科学出版社，2008

2] 张亦华，延明，肖冰。《数字逻辑设计实验技术与eda工具》[m].北京：北京邮电大学出版社，2003

3] 卢毅，赖杰。 vhdl 与数字电路设计 [m].北京：科学出版社， 2001

附录：设计各个模块**如下：

1）秒计数器。

module second (clk, reset, setmin, enmin, daout);

input clk;

input reset;

input setmin;

output enmin;

wire enmin;

output[6:0] daout;

wire[6:0] daout;

reg[6:0] count;

reg enmin_1;

wire enmin_2;

assign daout = count ;

assign enmin_2 = setmin & clk) ;

assign enmin = enmin_1 | enmin_2) ;

always @(posedge clk or negedge reset)

beginif (reset ==1'b0)

begincount <=7'b0000000

endelse

beginif (count[3:0] =4'b1001)

beginif (count < 8'h60)

beginif (count ==7'b1011001)

beginenmin_1 <=1'b1 ;

count <=7'b0000000 ;

endelse

begincount <=count + 7 ;

end end

elsebegin

count <=7'b0000000 ;

end end

else if (count < 8'h60)

begincount <=count + 1 ;

enmin_1 <=#100 1'b0 ;

endelse

begincount <=7'b0000000 ;

endend

end endmodule

2）分钟计数器。

module minute (clk, clk1, reset, sethour, enhour, daout);

input clk;

input clk1;

input reset;

input sethour;

output enhour;

wire enhour;

output[6:0] daout;

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