夏季学期硬件大型作业参考题目。
题目一七人表决器。
一、 目的。
1 ．初步了解vhdl语言。
2 ．学会用行为描述方式来设计电路。
二、 原理。
用七个开关作为表决器的7个输入变量，输入变量为逻辑“1”时表示表决者“赞同”；输入变量为“0”时，表示表决者“不赞同”。输出逻辑“1”时，表示表决“通过”；输出逻辑“0”时，表示表决“不通过”。当表决器的七个输入变量中有4个以上（含4个）为“1”时，则表决器输出为“1”；否则为“0”。
七人表决器设计方案很多，比如用多个全加器采用组合电路实现。用vhdl语言设计七人表决器时，也有多种选择。常见的vhdl语言描述方式有行为描述、寄存器传输（rtl）描述、结构描述以及这几种描述在一起的混合描述。
我们可以用结构描述的方式用多个全加器来实现电路，也可以用行为描述。
采用行为描述时，可用一变量来表示选举通过的总人数。当选举人大于或等于4时为通过，绿灯亮；反之不通过时，黄灯亮。描述时，只须检查每一个输入的状态（通过为“1”不通过为“0”）并将这些状态值相加，判断状态值和即可选择输出。
三、 内容。
1．用vhdl语言设计上述电路。
2．**并验证结果。
四、 设计提示。
1． 初次接触vhdl语言应注意语言程序的基本结构，数据类型及运算操作符。
2． 了解变量和信号的区别。
3． 了解进程内部顺序执行语句及进程外部并行执行语句的区别。
五、 报告要求。
1． 写出七人表决器的vhdl语言设计源程序。
2．书写实验报告时要结构合理，层次分明，在分析叙述时注意语言的流畅。
题目二格雷码变换电路。
一、 目的。
1． 用组合电路设计4位格雷码/二进制变换电路。
2． 了解进程内部case语句的使用及用vhdl语言设计门级电路的方法。
二、 原理。
用vhdl语言描述4位格雷码/二进制码变换电路有两种设计方法，即方程输入、状态选择方程。
1）方程输入法。
4位格雷码/二进制码的转换表如下表所示。由此转换表（真值表）可以求得每个输出方程为：
b3=g3；
b2=!g3g2+g3!g2;
b1=!g3!g2g1+!g3g2!g1+g3!g2!g1;
b0=!g3!g2!g1g0+!g3!g2g1!g0+!g3g2g1g0+!g3g2!g1!g0
g3g2!g1g0+g3g2g1!g0+g3!g2g1g0+g3!g2!g1!g0;
考虑实验时观察方便，每个输出均受一个en信号控制；en=0时，4个输出为0；en=1时，4个输出由上式决定。
4位格雷码/二进制码转换表。
）状态方程输入法。
利用case语句、if的多选择控制语句、条件信号代入语句或选择信号代入语句都可以实现，只要条件和结果状态相一致即可得到逻辑综合的结果。
三内容。1. 用vhdl语言设计采用输入方程的方法设计4位格雷码/二进制码变换器，并**验证之。
．用vhdl语言设计采用状态方程的方法设计4位格雷码/二进制码变换器，并**验证之。
四设计提示。
．case语句只能在进程内部采用；
．比较一下两种描述方式的难易程度，体会vhdl语言行为级描述的优点；
五报告要求。
1． 写出两种设计方法的源文件；
．写出心得体会；
题目三 bcd码加法器。
一、 目的。
１．熟练掌握用vhdl语言的行为描述及构造体描述设计组合电路。
２．初步掌握真值表的设计。
二、 原理。
bcd码是一种二进制**表达的十进制数。bcd码与四位二进制**关系如下表所示，从表中可以看到从0-9时，bcd码与四位二进制码相同。从10-15后，bcd码等于四位二进制码加“0110”。
这个关系构成了四位二进制码与bcd码的转换关系，同时也是用四位二进制加法器实现bcd码加法的算法基础。
设计bcd码加法器首先要将两个bcd码输入到二进制加法器相加，得到的和数是一个二进制数，然后通过下表将四位二进制码转换成bcd码。
bcd码与四位二进制**关系。
三、内容。1．用vhdl语言的行为描述方式设计bcd码加法器，并用**文件验证设计正确性。
2．选做题(提高部分)当两数相加大于19时，输出将显示00，并且会闪动(用64hz频率控制闪动)，另外扬声器会报警。
四、设计提示。
1．用vhdl语言的构造体描述方式设计时，加“6”校正电路实现真值表的设计。
2．用vhdl语言的行为描述方式设计时，要用条件语言判断两个bcd码数相加后是否大于9，当大于9时，采取加“6”教正。
五、报告要求。
1．叙述所设计的bcd码加法器电路工作原理。
2．写出用vhdl语言的构造体描述方式设计bcd码加法器的各模块源文件。
3．写出用vhdl语言的行为描述方式设计bcd码加法器的源文件。
．心得体会。
题目四四位全加器。
一、目的。．用组合电路设计4位全加器。
．了解vhdl语言的行为描述的优点。
．初步掌握系统内部std_logic_unsigned包的调用。
二、原理。4位全加器可看作4个1位全加器串行构成，具体连接方法如下图所示：
由1位全加器构成4位全加器连接示意图。
采用vhdl语言设计时调用其附带的程序包，其系统内部会自行生成此结构。
三 、内容。
1. 用vhdl语言设计4位全加器。
2. 锁定引脚，并**验证之。
3. 不调用包，用户自行按示意图进行设计，体会调用系统包的便利性。
四、设计提示。
1．调用std_logic_unsigned包，可以使用户在更高层次上进行设计。
五、报告要求。
1. 叙述所设计的4位全加器工作原理。
2. 写出1位全加器的vhdl语言源程序。
3. 写出心得体会。
题目五英语字母显示电路。
一、 目的。
1．实现十六进制计数显示。
2．实现常见英语字母显示。
二、 原理。
用数码管除了可以显示0～9的阿拉伯数字外，还可以显示一些英语字母。
数码管由7段显示输出，利用7个位的组合输出，就可以形成26个英语字母的对应显示。表11-1显示常见的字母与7段显示关系。
表11-1常见的字母与7段显示关系。
三、 内容。
1. 编写一个简单的0～f轮换显示的十六进制计数器电路。
2. 编写一个显示上述字母的轮换显示电路。
3. 通过**或观察波形验证设计电路的正确性。
4. 锁定引脚并**验证结果。
四、 设计提示。
1．字母轮换显示电路可以采用状态图的方式设计，对于每一个时钟脉冲，将改变一种态。
五、 报告要求。
1. 叙述电路工作原理；
2. 心得体会。
题目**位并行乘法器。
一、目的。1. 用组合电路设计四位并行乘法器。
2. 了解并行法设计乘法器的原理。
3. 掌握调用自己设计的实体的方法。
二、原理。四位乘法器有多种实现方案，根据乘法器的运算原理，使部分乘积项对齐相加的方法(通常称并行法) 是最典型的算法之一。这种算法可用组合电路实现。
其特点是设计思路简单直观、电路运算速度快，缺点是使用器件较多。
1.并行乘法的算法。
下面将从乘法例题来分析这种算法，题中m4m3m2m1是被乘数，也可以用m表示。n4n3n2n1是乘数，也可以用n表示。
1 0 1 1┄m*n1
0 0 0 0 ┄┄m*n2
0 1 0 1 ┄┄部分乘积之和。
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