基于 vhdl的数字电子钟的设计2
摘要］ vhdl vhdl本文以一款数字钟设计为例，较详细的介绍了如何用语言设计数字电路，由此说明利用开发数字电路的优点。
关键词］vhdl设计数字钟数字电路。
引言。集成电路制造技术的快速发展，一方面促进了相应设计技术的发展，另一方面也对设计技术提出了更高的要求。当前集成电路设计，面临着功能强、性能好、规模大、成本低、设计周期短等一系列要求和挑战，这些要求和挑战引起了集成电路设计方法的全面革新。
当今，以行为设计为主要标志的新一代数字系统设计理论已形成并得到发展。在集成电路的数字系统的系统级设计中， 硬件描述语言构造的描述模型优vhdl化设计，有利于高效利用设计空间，实现设计结构的精确分析，使芯片资源得以充分利用。
1、数字钟的设计。
数字电子钟逻辑框图如图 1所示。
图1数字电子钟逻辑框图。
其基本功能划分为：计数模块 (包括秒、分、时 )、译码模块、扫描显示控制模块。计数器模块由两个60进制计数器和一个24进制计数器组成，分别对秒、分、小时进行计数，当计数到23点59分59秒的时候结束，即一天结束，计数器清零，新的一天重新开始计数。
2模块设计。
2.1vhdl语言的基本结构。
一个独立的设计实体通常包括：实体（entity）、结构体（(architecture）、配置（configuration）、包集合（packge）、和库（library）5部分。其中实体体用于描述所有设计的系统的外部接口信号；构造体用于描述系统内部的结构和行为；建立输出之间的关系；配置语句安装具体元件到实体以结构体对，可以被看作是设计的零件清单；包集合存放各个设计模块共享的数据类型、常数和子程序等；库是专门存放预编译程序包的地方。
2.2各模块的实现。
数字钟包括小时、分钟、秒以及显示电路，这样就可以把整个电路分成以上4个模块来完成，分别设计对应小时、分钟、秒的24进制的计数电路和60进制分频电路以及显示模块电路，下面给出秒的60进制计数电路的**：
library ieee;
use use
entity counter60 is
port(clk,rst,en:in std_logic;
cq:out std_logic_vector(7 downto 0);
cout:out std_logic);
end counter60;
architecture beh** of counter60 is
begin
process(clk,rst,en)
variable cqi:std_logic_vector(7 downto 0);
beginif rst='1' then cqi:=(others=>'0');
elsif clk'event and clk='1' then
if en='1' then
if cqi<59 then cqi:=cqi+1;
else cqi:=(others=>'0');
end if;
end if;
end if;
if cqi=59 then cout<='1';
else cout<='0';
end if;
cq<=cqi;
end process;
end beh**;
2.3 运行结果。
**图如下：
3 结束语。
通过以上的实例可以看到， vhdl 语言是一种高级描述语言， 有良好的电路行为描述能力和系统描述能力， 他可以多层。
次描述数字系统的结构、行为、功能和结构。他所能涵盖的范围相当广， 能适用于各种不同阶层的设计工程师的需求， 所以他毫无疑问的成为硬件设计工程师的必备工具， 同时也是电类院校学生应该掌握的一门语言。
2]卢毅， 赖杰。vhdl 与数字电路设计[m]. 北京：科学出版社， 2002.
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