ｅdａ技术课程大作业。
目录。1. 设计背景。
2. 设计方案。
2.1 计时模块功能。
2.2 计时模块系统组成框图
2.3 设计思路
3. 数字秒表计时模块的vhdl源程序。
3.1 十进制计数器的vhdl源程序（
3.2 六进制计数器的vhdl源程序（
3.3 计时器的vhdl源程序（
4. 源程序总体描述。
5. 波形**图。
6. 总结。
1、设计背景。
在当今社会，数字电路产品的应用在我们的实际生活中显得越来越重要，与我们的生活联系愈加紧密，例如计算机、仪表、电子钟等等，使我们的生活工作较以前的方式更加方便、完善，带来了很多的益处。
在此次eda课程，我的设计课题是数字秒表——计时模块，根据要求使用平时所学vhdl语言进行编程完成。报告书主要由设计背景、设计方案、模块介绍、设计源程序、**波形图和管脚锁定及硬件连线四部分组成。设计方案主要介绍了我对于设计课题的大致设计思路，之后各个部分将会详细介绍设计组成及程序。
数字电路主要是基于两个信号，用数字信号完成对数字量进行算术运算和逻辑运算的电路我们称之为数字电路，它具有逻辑运算和逻辑处理等功能，数字电路可分为组合逻辑电路和时序逻辑电路。
eda技术，就是以大规模可编程逻辑器件为设计载体，以硬件描述语言为系统逻辑描述的主要表达方式，以计算机、大规模可编程逻辑器件的开发软件及实验开发系统为设计工具，通过有关的开发软件，自动完成用软件的方式设计的电子系统到硬件系统的逻辑编译、逻辑化简、逻辑分割、逻辑综合及优化、逻辑布局布线、逻辑**，直至完成对于特定目标芯片的适配编译、逻辑映射、编程**等工作，最终形成集成电子系统或专用集成芯片的一门新技术。
2、设计方案。
数字秒表的计时模块，其总体功能如下：数字秒表的计时范围是0秒到59分59.59秒，显示的最长时间为59分59。
数字秒表的计时精度是10ms。复位开关可以在任何情况下使用，即便在计时过程中，只要按一下复位开关，计时器就清零，并做好下次计时的准备。具有启/停开关，即按一下启/停开关，启动计时器开始计时，再按一下启/停开关则停止计时。
2.1计时模块功能：计时模块执行计时功能，计时的方法是读一标准时钟脉冲计数。
由于计时范围是0秒到59分59.59秒，所以计数器可以由四个十进制计数器和两个六进制计数器构成，其中毫秒位，十秒位，秒位和分为采用十进制计数器，十秒位和十分位采用六进制计数器。
2.2计时模块系统组成框图：
2.3设计思路：秒表计时器常常用于体育竞赛及各种其他要求有较精确时间的各领域中其中启/停开关的使用方法与传统的机械计时器相同，即按一下启/停开关，启动计时器开始计时，再按一下启/停开关计时终止。
而复位开关可以在任何情况下使用，即使在计时过程中，只要按一下复位开关，计时应立即终止，并对计时器清零。，输入为1hz脉冲和低电平的清零信号clr，输出微秒个位、十位及进位信号co（虽然没有实现进位功能，但还是编写了这个端口，只是在连线时悬空）。实现60进制带有进位和清零功能的秒计数模块second，输入为1hz脉冲和低电平有效的清零信号clr，输出秒个位、时位及进位信号co。
实现60进制带有进位和置数功能的分计数模块minute，输入为1hz脉冲和高电平有效的使能信号en，输出分个位、时位及进位信号co。
3、数字秒表计时模块的vhdl源程序。
3.1 十进制计数器的vhdl源程序（
library ieee
use use
entity cdu10 is
port(clk: in std_logic
clr: in std_logic;
en: in std_logic;
cn: out std_logic
count10:out std_logic_vector(3 downto 0));
end cdu10;
architecture art of cdu10 is
signal scount10: std_logic_vector(3 downto 0);
begincount10<=scount10;
process(clk,clr,en)
beginif(clr='1')then
scount10<="0000";cn<='0';
elsif rising_edge(clk)then
if(en='1')then
if scount10="1001"then
cn<='1';
scount10<="0000";
elsecn<='0';
scount10<=scount10+'1';
end if;
end if;
end if;
end process;
end art;
3.2 六进制计数器的vhdl源程序（
library ieee
use use
entity cdu6
isport(clk,clr,en:in std_logic
cn: out std_logic
count6:out std_logic_vector(3 downto 0));
end cdu6;
architecture art of cdu6 is
signal scount6: std_logic_vector(3 downto 0);
begin count6<=scount6;
process(clk,clr,en)
beginif(clr='1')then
scount6<="0000";cn<='0';
elsif rising_edge(clk)then
if(en='1')then
if scount6="0101"then
scount6<="0000";cn<='1';
elsescount10<=scount10+'1';cn<='0';
end if;
end if;
end if;
end process;
end art;
3.3 计时器的vhdl源程序（
library ieee
use entity count is
port(clk,clr,en: in std_logic
s_1ms: out std_logic_vector(3 downto 0);
s_10ms: out std_logic_vector(3 downto 0);
s_100ms: out std_logic_vector(3 downto 0);
s_1s: out std_logic_vector(3 downto 0);
s_10s: out std_logic_vector(3 downto 0);
s_1min: out std_logic_vector(3 downto 0);
m_10min: out std_logic_vector(3 downto 0);
hour: out std_logic_vector(3 downto 0));
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