高速电路设计—信号完整性分析。
1.1 层叠设计
为保证信号有较好的信号完整性以及抗干扰能力，本设计采取 6 层板设计，层叠结构如下：
图 1 项目 pcb 层叠设计
如图所示，采取双地层的层叠设计方法以尽量满足关键信号线就近接地，地层与电源层相邻以减小电源阻抗，提高电源的稳定性，信号层与地层邻近，信号层阻抗可控，emi 问题也得到有效控制，使信号保证较好的完整性[18]。
1.2 布局要点
系统 pcb 预布局时按照区域划分—>混合器件摆放—>模拟、数字器件摆放—>旁路电容摆放的顺序[，执行按页摆放的方式（实际每页地设计按照功能划分，如 adc 模块\dac 模块\电源模块\时钟模块等），系统 pcb 预布局如下：
图 2 硬件设计 pcb 预布局
布局所考虑的要点包括：晶振电路靠近时钟缓冲及分配芯片；旁路电容靠近ic 芯片；参考电压引脚 vcm 等敏感信号引脚远离高频信号走线；数模分区等。
1.3 过孔问题
由于过孔在传输线上表现为阻抗的不连续点，一般比传输线阻抗低 12%左右，会产生细微的反射现象寄生电容会延长信号上升时间，降低电路速度，需增大过孔与铺铜区距离，减小焊盘直径减小；寄生电感会削弱旁路电容的贡献，使得电源系统滤波效果变弱，需减小过孔长。因而，通常，电源与地线的过孔采用大尺寸以减小阻抗，信号走线采用较小的过孔，同时可通过过孔并联减小电感，添加接地过孔等措施以保证信号完整性，实际设计中应尽量减少过孔，采取更薄的层叠设计。
1.4 走线要点
对于普通走线，尽量不走直角，避免直角走线所产生的阻抗变化产生反射现象，虽然直角走线产生的容性效应较小，但一般不采用，如下图所示，不同的走线会产生线宽变化：
图 3 不同走线对线宽的影响
线宽的变化会产生阻抗突变从而产生反射现象，因而第四种走线法效果最好，造成的反射现象不明显。
对于差分走线，需追求的目标为“等长、等距”，等长使得差分信号时刻保持极性相反，减少共模分量；等距则使两者差分阻抗一致，减少反射。为减小串扰，差分线也需要尽量短，尽量靠近。差分线尽量不要跨层，以免引入其余因素影响信号质量。
差分线等长匹配比等间距更为重要。
对于蛇形走线，主要目的为延时设计，但会严重影响信号质量，设计时序注意其参数以尽量减小蛇形走线对信号完整性的影响。如增大平行长度以减小耦合，减小耦合长度以减小串扰等，对于高速信号的关键走线，尽量不采取蛇形走线。
2 布局前**
本节主要针对实际系统中的关键网络进行拓扑提取**，反复修改传输线参数，综合考虑从找出最优化参数配置，并设置约束，对信号质量不好的网络采取端接等相应措施。
2.1 **前的准备
预布局后，在进行 si **前，需要对 pcb 板做好准备并对 pcb 板进行一些设置，需要准备好器件的 ibis 模型：主要从官方****并利用 model integrity将其转换为 cadence **所能识别的 dml 文件，分立元件的模型可以在模型分配时直接由软件，建立好模型库。完成 pcb 板叠层参数设置、dc 网络的属性设置、器件属性设置(class 和 pinuse 属性)、信号模型分配等。
其中 pcb 板叠层参数设置在前**中，由于没有布线信息，可以在前**时不设置，但在后**时，由于此时要对实际布线结果进行**，因此必须对板叠层参数进行设置。
2.2 关键网络**分析
对于本设计，主要的关键网络包括时钟网络，数据网络以及配置信号网络，这些网络的信号完整性直接影响着 adc/dac 的工作性能，也对整个系统设计的稳定性有着重要影响。时钟线为差分线，其布线要求较高，因而对其**后制定约束修改设计以保证其特性十分重要。对各个关键网络的设计介绍与**分析如下：
2.2.1 时钟缓冲芯片 cdcv304 到 fpga 信号网络分析：
整个系统的各种时钟，都是由有源晶振产生，经时钟缓冲芯片到达 fpga 后，经 fpga 软件倍频产生时钟，因而由时钟缓冲芯片到 fpga 的时钟输入对于整个系统的时钟质量有很大影响，对其信号完整性的**十分必要。提取其拓扑如下 ：
图 4 cdcv304 到 fpga 时钟网络修改前拓扑
如上图所示，观察到 u12 的 l1 与 u11 引脚 i/o buffer 处模型显示为unknown,这显示出 fpga 的 ibis 模型存在问题，修改后提取拓扑如下：
图 5 cdcv304 到 fpga 时钟网络修改后拓扑
对上述拓扑执行反射**，结果如下：
图 6 时钟缓冲芯片到 fpga 网络反射**（30mhz）
如图所示，由于串联端接了 47 欧姆电阻，时钟信号为 30mhz 时，信号具备较好的完整性。
2.2.2 ad 时钟输入网络分析：
由于 ad 芯片 ltc2285 采样频率最高可达 105mhz，同时时钟网络也为差分网络，时钟信号的完整性直接影响 adc 芯片的工作。在本设计中，ad 时钟主要**为由低频晶振输入 fpga 后，fpga 通过 ddc 软件倍频后由锁相环输出，再经由时钟缓冲芯片 ad9513 到达 ad 芯片 ltc2285，分为 fpga 到 ad9513 以及ad9513 到 ltc2285 两段。其拓扑分别如图 7 和图 8 所示
图 7 fpga 到 ad9513 的拓扑
图 8 ad9513 到 ltc2285 的拓扑
针对以上拓扑进行反射**，驱动源端时钟频率为 105mhz 的方波时的反射**波形如下图所示（为直接分析线上的信号，忽略焊盘信号）：
图 9 fpga 到 ad9513 的时钟网络反射**
如上图所示，加粗为 ad9513 接收到的信号，相同颜色为一条线的信号。信号线上波形质量较好，只有较小的反射问题（0.1v 左右），共模信号较小。
对于此段路径，只需保证布线时平行长度不要过长、间距不要过近即可。 对于 ad9513 到 ltc2285 的时钟网络反射**，结果如图10。
图 10 ad9513 到 ltc2285 时钟网络反射**
其中加粗的为接收端信号，同色表示同线。由上图可见，时钟信号出现了严重的信号完整性问题，波形质量很差，为较好地解决此问题，我们需要采取合理的端接策略。
由于 ltc2285 的时钟输入为差分输入，根据拓扑提取的特征阻抗，考虑紧密耦合情况下，由 ltc2285 的数据表可查出，其时钟输入的差分阻抗为 100ohm，则奇模阻抗为 50ohm，采取 t 型端接法，r1为 50ω，r2为 2.5ω，源端的串联电阻 r19，r20 采取多值扫描**，最终取得最佳值即过冲与下冲均为最小，则两电阻均取 50ohm。
图 11 r19 与 r20 的最佳值提取
图 12 ad9513 到 ltc2285 t 型端接后的反射**
图中加粗为接收端时钟信号，由上图可见，采取 t 型端接策略后，ad 时钟信号网络的信号质量得到了大大改善，同时，也满足 lvds 信号接收端在 350mv 左右摆动的要求。与此同时，对差分线信号设置约束，具体如下：
图 13 时钟差分线约束设置
2.2.3 ad 数据总线分析
对于 ad 的 b 通道数据总线，由于 cadence 一般只能提取单个网络拓扑**，所以采用其 append 工具合并三条相邻的信号线的拓扑，为考虑其串扰，将传输线设为耦合线，如下：
图 14 adc b 通道第 位数据线的拓扑
假设第一条线与第三条线均为干扰源，分别为 01010101 和 10101010，而第二条线为受害线，保持高电平。对于耦合长度为两段 1000mil，间距为 8mil 的传输线作串扰**，其值为 5.95mv<0.
165v(5%*3.3v 信号摆幅的 5%)，可见，信号线间串扰较小，原因为设计时串联端接了电阻，有效减小了反射的结果。
图 15 adc b 通道第 位数据线
当耦合长度加大为 1800mil，去掉串联端接电阻，数据线**如下：
图 16 去掉端接电阻，耦合长度增大时的串扰**
由上图可见，当耦合长度过长且忽略反射问题对串扰的影响，信号线间的串扰大大加大，达到了 14.96mv，由此，需对此网络设置约束驱动，如下图：
图 17 对 adc 数据总线布线的约束
2.2.4 fpga 与配置芯片控制信号网络**
fpga 配置芯片与 fpga 之间互连的信号完整性直接决定 fpga 的工作情况，因而也是关键网络之一。本设计 fpga 与其配置芯片间的连接模式如下：
图 18 fpga 配置芯片与 fpga 之间的连接方式
如上图所示，采取的主要模式为 jtag 编程模式连接。 为观察几条线间的时序与数据关系，采取协同**，其中 data 表示由配置芯片向 fpga 的配置数据，dclk 上升沿锁存。ncs 及 ncso 线上传输 fpga 配置完成的信号，dclk 为由 fpga 产生的时钟信号用于锁存 data 线上的数据。
asdi 在 as 模式下是专用输出脚，在 ps 和 jtag 模式下可以当 i/o 脚来用。提取 dclk，ncs，data 三条线的拓扑如下：
图 19 fpga 与配置芯片间控制信号线与数据线拓扑
图 20 fpga 与配置芯片间控制信号线与数据线反射**
对于 jtag 模式，时钟频率可以设置为 10mhz，33mhz，50mhz，66mhz，对于 50mhz 的 dclk 做**，磁珠相当于电阻，由上图可见三条线上都存在着严重的信号完整性问题，对三条线分别采取端接策略，对于时钟线，采取源端串联端接，数据线采取并联端接，控制线采取并联端接，**波形如下：
图 21 端接后**
如上图所示，同色为同线，加粗为接收端，进行端接后信号质量得到了大大改观。
2.2.5 da 时钟网络分析
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