中国计量学院。
信息工程学院。
课程设计名称系统设计与**课程计。
二级学院信息工程学院
专业班级 10电信2班
学号 1000301232
姓名廖壁波
成绩。指导老师。
2023年12 月13 日。
目录。前言 3
第1章eda技术** 4
1.1奇偶校验位产生器 4
1.2数据选择器 5
1.3 分频器 7
1.4 m序列发生器 9
1.5 序列检测器 11
第2章eda技术综合设计 13
2.1 设计基本要求 13
2.2 结构框图 14
2.3实验原理 14
2.4 实验** 14
2.5 实验**波形图 18
第3章课程设计体会、感想 19
参考文献 20
fpga(现场可编程门阵列)是一种大规模可编程逻辑器件，自2023年第一片pfga问世，fpga已经经历了20年的发展历史。在这20多年的发展历程中，fpga从最初的1200门，发展到现在的几百万门，器件的密集度不断提高。以altera,xilinx等为代表的fpga厂家不断更新，降低了fpga的功耗和系统成本，推出了很多高性能、低价位的解决方案，将fpga应用从传统的高端通信产品扩展到汽车和消费类电子产品中。
随着低成本的fpga的推广，越来越多的科技工作者开始应用fpga解决实际问题。verilog hdl就是在用途最广泛的c语言的基础上发展起来的一种硬件描述语言，它是由gda(gateway design automation)公司的philmoorby在2023年末首创的，最初只设计了一个**与验证工具，之后又陆续开发了相关的故障模拟与时序分析工具 ,该语言广泛应用于数字电子系统设计，允许设计者进行各种级别的逻辑设计，进行数字逻辑系统的**验证、时序分析、逻辑综合。据统计目前在美国硅谷约有90%以上的asic和fpga已经采用verilog硬件语言进行系统设计。
作为一名电子信息工程专业的学生，掌握其语言的特性以及fpga的基本用法其重要性不言而喻。它是电信专业必修的专业实践课程，属于研究设计类课程。在学习了电子电路，数字逻辑，单片机，电子系统设计等课程后，本课程设计主要熟悉eda软件max+通过实践**设计综合数字电子系统，得到正确合理的**结果。
1 实验要求。
奇偶校验是通信中常用的一种数据校验方式，设计一个奇偶校验位产生器，根据输入字节（8位）产生相应的奇校验位（1的个数为奇数时输出为低电平）和偶校验位（1的个数为偶数时输出低电平）。奇偶校验的基本运算是异或运算，设有n个输入变量x1.,x2，x2，..
xn，则输出为为f
2 逻辑表达式。
f=x1x2...xn
当输入变量为1的个数为奇数时，f为1
当输入变量为1的个数为偶数时，f为0
3 实验**。
module partity(even_numbits,odd_numbits,input_bus);
output even_numbits,odd_numbits;
input [7:0] input_bus;
assign odd_numbits =^input_bus;
assign even_numbits=~odd_numbits;
endmodule
4 实验**波形图。
1实验要求。
设计1个8位或16位的数据选择器：ena是使能控制输入端。当ena=1时，电路不能工作，输出y=0 ；当输出ena=0时，电路处于工作状态。
8位数据选择器有三个数据控制端，如ena=0时，s2、s1、s0=000，则a[0]被选中，输出y=a[0]。16位数据选择器有四个数据控制端。如ena=0时，s3、s2、s1、s0=1111时，则输入a[15]被选中，输出y=a[15]。
2 逻辑表达式。
f=d0+a0d1+a1d2+a1a0d3+a2d4+a2a0 d5+a2a1d6+a2a1a0d7
3 真值表与原理图。
原理图。真值表。
4 程序**。
module mux_8(out,in1,in2,in3,in4,in5,in6,in7,in8,select);
output out;
input in1,in2,in3,in4,in5,in6,in7,in8;
input[2:0] select;
reg out;
always @(select or in1,in2,in3,in4,in5,in6,in7,in8)
begin
casez(select)
8'b???1:out=in1;
8'b???1?:out=in2;
8'b???1??:out=in3;
8'b???1???out=in4;
8'b???1???out=in5;
8'b??1???out=in6;
8'b?1???out=in7;
8'b1???out=in8;
endcase
endendmodule
5 实验**波形图。
1 实验要求。
设计一个实现任意奇数分频比n（3 2 原理图。
3 实验**
module fenpin(cin,cout,out1,out2);
parameter n=9;
input cin;
output reg out1,out2;
output cout;
reg [15:0]sum1=0,sum2=0;
always@(posedge cin)
begin
sum1=sum1+1;
if(sum1==n)
beginout1=1;
sum1=0;
endif(sum1==(n/2))out1=0;
endalways@(negedge cin)
begin
sum2=sum2+1;
if(sum2==n)
beginout2=1;
sum2=0;
endif(sum2==(n/2))
out2=0;
endassign cout=out1|out2;
endmodule
4 实验**波形图。
1 实验要求。
设计一个4阶m序列发生器，生成多项式为f(x)=x^4+x+1
2 原理图及其真值表。
3 实验**。
module xuliefasheng(out,clk,clr);
input clk,clr;
output[3:0] out;
reg din;
reg[3:0] out=4'b1000;
always@(posedge clk)
beginif(clr) out=4'b1000;
elsebegin
din=out[3]+out[0];
out<=out>>1;
out[3]=din;
endend
endmodule
4 实验**波形图。
1 实验要求。
序列检测就是将一个指定的序列从数据流中识别出来，要求是设计一个可检测10010序列的监测器。
2状态图和真值表。
其中x为输入的序列，z为输出信号。
真值表）状态图。
其中a、b...g、f分别代表一个状态。
3 实验**。
module xuliejiance(x,z,clk,reset);
input x,clk,reset;
reg z;
output z;
reg[3:0]state;
parameter s0=3'b000,s1=3'b010,s2=3'b011,s3=3'b100,s4=3'b101;
always@(posedge clk)
beginif(reset)begin state<=s0;z<=0;end
elsecasex(state)
s0: begin
if(x==1) begin state<=s1;z<=0;end
else begin state<=s0;z<=0;end
ends1: begin
if(x==0) begin state<=s2;z<=0;end
else begin state<=s0;z<=0;end
ends2:begin
if(x==0) begin state<=s3;z<=0;end
else begin state<=s0;z<=0;end
ends3:begin
if(x==1) begin state<=s4;z<=0;end
else begin state<=s0;z<=0;end
ends4:begin
if(x==0) begin state<=s0;z<=1;end
else begin state<=s0;z<=0;end
enddefault: state<=s0;
endcase
endendmodule
4 实验**波形图。
1 基本部分。
1.1 被测信号为矩形脉冲信号，0~5v
1.2 测量频率范围为0000~9999hz
1.3 测量精度为hz
2 扩展部分。
2.1 驱动led数码管显示频率数值。
2.1 其他创新设计。
3 设计任务要求。
3.1 提交说明数字频率计的原理框图。
3.2 画出系统单元模块框图。
3.3 按技术要求编写程序。
3.4 设计出频率顶层的电路图。
3.5 实现系统功能**波形图。
3.6 撰写课程设计报告。
所谓的“频率”，就是周期性信号在单位时间（秒）内变化的次数，若在一定时间间隔t内计数，记得某周期信号的重复变化次数，则该信号的频率可表达为：
f=n/t所以测量频率就要分别知道n和t的值，由此。
课程设计报告格式 课程设计
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