一、 单项选择题（每空2分，共10分）
1. 执行quartus ii的( c )命令，可以检查设计电路错误。
a. start software build b. start simulator
c. start compilationd. compilation report
2. 在verilog hdl逻辑运算中，设a=8′b11010001,b=8′b00011001,则运算式“{&b，|a的结果为（ a ）。
a. 01 b. 10 c. 8′b00100001 d. 16′b0000000011111111
3. quartus ii的图形设计文件类型是( b )。
a. .vwf b. .bdf c. .vhd d. .v
4. quartus ii是( c )。
a.高级语言 b.硬件描述语言 工具软件 d.综合软件。
5. 在quartusii集成环境下为图形或文本文件产生一个元件符号的主要用途是( d )。
a．** b.编译 c.综合 d.被高层次电路设计调用。
二、 填空题（每小题2分，共10分）
1. 在verilog hdl逻辑运算中，设a=8′b11010001,b=8′b00011001,则运算式“a&b”的结果为（8′b00010001 ）。
2. verilog hdl的关键字全部由小写字母和 组成。
3. modelsim是一种快速而又方便的hdl hdl编译型**工具。
4. 在vhdl的各种并行语句之间，可以用信号（signal） 来交换信息。
5. 在verilog hdl的非阻塞赋值语句中，赋值号是 <=赋值变量必须是 reg 型。
三、 简述题（20分）
1. 简述vhdl并行语句的主要种类和各种类的内部语序。（10分）
vhdl并行语句主要有7种：
1) 并行信号赋值语句（concurrent signal assignments）,在结构体内的执行是同时发生的；
2) 进程语句（process statement）、内部为顺序语句；
3) 块语句（block statement）,内部也是由并行语句构成；
4) 条件信号赋值语句（selected signal assignments）;结构体按赋值条件的书写顺序逐条测定；
5) 元件例化语句（component instantiations）;并行
6) 生成语句（generate statement）;并行
7) 并行过程调用语句（concurrent procedure calls）,若出现在进程中，则属于顺序过程调用语句；若出现在结构体或块语句中，则属于并行过程调用语句。
2. 简述verilog hdl中使用任务时，需要注意哪几点？（10分）
使用任务时，需要注意如下几点：
1) 任务的定义和调用必须在同一个module模块内。
2) 定义任务时，没有端口名列表，但要进行端口和数据类型的声明。
3) 当任务被调用时，任务被激活。任务调用与模块调用一样，通过任务名实现，调用时需列出端口名列表，端口名和类型必须与任务定义中的排序和类型一致。
4) 一个任务可以调用别的任务或函数，可调用的任务和函数的个数不受限制。
四、 阅读下列verilog hdl程序，分别画出它们的逻辑图。
程序1:module hsu_2011am_as(qa,qb,d,cp);
inout d,cp;
output qa,qb;
reg qa,qb;
always @(posedge cp)
beginqa=d;
qb=qa;
endendmodule
程序2:module hsu_2011am_asynchronouse(qa,qb,d,cp);
inout d,cp;
output qa,qb;
reg qa,qb;
always @(posedge cp)
beginqa<=d;
qb<=qa;
endendmodule
五、 下表是8线_3线优先编码器的功能表。试用verilog hdl写出该表的行为级描述。 (15分)
h——高电平 l——低电平任意电平。
module hsu_digi2011am_ch4_4532_v(
ei, data_i,y,gs,eo,input ei;
input [7:0] data_i;
output gs,eo;
output [2:0] y;
reg [2:0] y;
reg gs,eo;
always @(data_i or ei)
beginif(~ei)
begings=1'b0;
eo=1'b0;
y=3'b000;
endelse
begings=|data_i;
eo=~gs;
if (data_i[7]) y=3'b111;
else if (data_i[6]) y=3'b110;
else if (data_i[5]) y=3'b101;
else if (data_i[4]) y=3'b100;
else if (data_i[3]) y=3'b011;
else if (data_i[2]) y=3'b010;
else if (data_i[1]) y=3'b001;
else if (data_i[0]) y=3'b000;
elsey=3'b000;
endend
endmodule
六、 用vhdl语言设计一个序列“111010”的检测器和该序列的发生器。（15分）
要求：1) 画出检测器的状态图；（5分）
2) 编写检测器和发生器的程序（在一个工程中实现）。（10分）
检测器的状态图为：
library ieee;
use entity hsu_sequence_vhd_ba is
port(clk,clr,xia_yi_ge_in: in std_logic;
z0: out std_logic;
sequence_out: out std_logic);
end hsu_sequence_vhd_ba;
architecture string of hsu_sequence_vhd_ba is
type states is(s0,s1,s2,s3,s4,s5,s6);
signal state: states:=s0;
signal state2: states:=s0;
beginp1:process(xia_yi_ge_in,state)
beginif clr='1' then
state<=s0;z0<='0';
elseif(clk 'event and clk='1') then
case state is
when s0=>z0<='0';
if(xia_yi_ge_in='1') then
state<=s1;
elsestate<=s0;
end if;
when s1=>z0<='0';
if(xia_yi_ge_in='1') then
state<=s2;
elsestate<=s0;
end if;
when s2=>z0<='0';
if(xia_yi_ge_in='1') then
state<=s3;
else
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