EDA作业

发布 2022-09-02 20:41:28 阅读 8604

eda作业 12031031 赵林林。

library ieee;

use use

use --缺少此包。

entity homework is实体块

port(clk,reset : in std_logic定义输入端口。

en : in std_logic;

load : in std_logic;

d : in std_logic_vector (6 downto 0 );定义输入数组端口。

co : out std_logic定义输出端口。

qh : buffer std_logic_vector (2 downto 0 );定义缓冲端口。

ql : buffer std_logic_vector (3 downto 0 );

adclk,daclk :out std_logic定义输出端口。

end entity homework;

architecture beh**e of homework is结构体块。

signal counter32:std_logic_vector(4 downto 0);-标点错误定义信号数组 downto错误。

signal clk_temp :std_logic;

begin

process (reset,clk进程块 reset,clk为敏感信号。

进程功能:时钟上升沿使counter32信号自增。

beginif (reset='1') then

counter32<="00000如果reset(复位)端口为高电平,counter32信号清零。

elsif (clk'event and clk='1') then

counter32<=counter32+1当clk信号产生上升沿时,counter32自加1

end if;

end process;

process (clk_temp, reset进程块,敏感信号为clk_temp和reset

进程功能:如果load给高电平, co进位端对clk_temp14分频。

beginif (reset = 1') then

qh<= 000"; ql<= 0000";

co<='0如果reset置位,qh,ql,co清零。

elsif (clk_temp'event and clk_temp = 1') then --如果clk_temp出现上升沿。

if (load = 1') then

qh<=d (6 downto 4 );

ql<=d (3 downt0 0如果load为高电平,则把d的高三位和第四位分别赋给qh和ql

elsif (en = 1') then

if (ql = 9) then

ql<= 0000"; 如果load为低电平,en为高电平,ql为9,ql清零。

if (qh =4) then qh<="000";co<='1'; 如果qh为4,qh清零,co置位。

else qh<=qh+1qh没到4,qh自增。

end if;

else ql<=ql+1;

co<='0如果ql没到9,ql自增,co清零。

end if;

end if;

end if;

end process;

clk_temp<=counter32(1); clk_temp是对时钟二分频。

adclk<=counter32(2); adclk对时钟四分频。

daclk<=counter32(4); daclk对时钟16分频。

end architecture;

要求:1、对程序进行说明,包括模块说明和行注释(行注释量不少于30%)。

2、分析并说明程序功能,当输入clk信号为64mhz的时钟时,输出量adclk和daclk的频率为多少mhz?输出量co是否为周期信号?若是,请给出信号频率。

3、(选作)给出**结果。

2、答:adclk为16mhz,daclk为4mhz;

co不是周期信号。

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