eda综合作业。
1、任务：设计vhdl模块，输入模块的时钟信号为50mhz, 输出如以下参数的信号： 周期为22.6us，占空比为75%。
2、方案：输入的信号周期t=1/50m=0.02us,输出的21.5us的信号用计数器来实现，并且占空比为75%，那么。
输出信号的低电平范围：t1=22.6*25%=5.65us，计数次数为n1=282.5
输出信号的低电平范围：t2=22.6*75%=16.95us，计数次数为n2=847.5
因此，当n<283时，输出低电平，2833、**：
library ieee;
use use
entity zwy226 is
port (clk,rst:in std_logic;
q:out std_logic);
end zwy226;
architecture uiol of zwy226 is
beginprocess(clk,rst)
variable cnt:integer;
begin
if rst='1' then cnt:=0;q<='0';
elsif rising_edge(clk)then
if cnt<=283 then q<='0';cnt:=cnt+1;
else q<='1';cnt:=cnt+1;
if cnt=1130 then cnt:=0;
end if;
end if;
end if;
end process;
end uiol;
4、**：5、结果分析。
本方案误差产生的原因是输出信号的周期和输入信号的周期不成倍数关系，故周期存在一个0.25计数误差。同样占空比也受到影响，出现误差。
改进方案，用时钟信号产生一个更小的信号，再用来产生完全准确的输出信号。
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