verilog作业题

1、以结构描述方式实现下列逻辑：

f=ab+acd（cd的非）

2、以连续赋值语句设计8位总线驱动器。

3、以always语句设计8位总线驱动器。

4、以always语句设计8位双向总线驱动器。

1、设计一个具有低电平使能端和高电平使能端的2-4译码器。

2、设计一个jk触发器。

3、设计一个24分频期，要求输出信号占空比为1：1。

4、一个挂在总线上的16位寄存器。

5、设计一个8位线编码器，输入为d7 － d0 ， d7优先级最高，d0最低。当di为高电平输入时，f＝1，out为其编码，否则f＝0。

1、以结构描述方式实现下列逻辑：

y=abc(bc的非)+de+ cfg（cfg的非）

2、试设计一个具有使能端ncs的2-4译码器。

3、试设计一个4位加减运算器，输入为a、b、cin、m，输出为out和cout。当m=0时执行加法运算， m=1时，执行减法运算。

4、试设计一个14分频器，要求占空比1:1。

5、试设计一个具有三态输出缓冲的8位数据寄存器。

6、试设计一个具有清0和置数功能的8位二进制加1计数器。

7、设计一个16位移位寄存器。

8、设计一个16位双向移位寄存器，当d=0时右移， d=1时左移。

1设中断请求有效电平为高电平，中断请求输入线intr0—intr15中intr15优先权最高。试设计一个中断优先权编码器。当有中断请求时，int=1，同时输出中断请求输入线的编码v；否则int=0，v的输出任意。

2试设计一个具有同步清0和同步置数功能的8位二进制加1计数器。

3试设计一个“11010100”序列检测器。

4设计一个8位双向移位寄存器。其i/o端口和控制端口包括d（移位方向控制，当d=0时右移， d=1时左移）、数据串行输入din、数据并行输入data (8位)、dout数据串行输出、数据并行输出q(8位)、同步时钟clk、并行置数load等。

5设计每周期8个采样点的锯齿波信号发生器。

6设计每周期8个采样点的正弦波信号发生器。