一． 数制与编码。
1．考点：1）几种常用的计数体制，十进制、二进制、十六进制、八进制。
2）不同数制之间的相互转换。
3）数制之间的加减。
2．练习题：
1）将十进制数241转化为二进制数。
2）将16进制数20转为十进制数。
二．逻辑代数。
1．考点：1）逻辑代数是分析和设计逻辑电路的工具。应熟记基本公式与基本规则。
表一逻辑代数的基本公式。
逻辑代数的基本规则：
a.代入规则。
对于任何一个逻辑等式，以某个逻辑变量或逻辑函数同时取代等式两端任何一个逻辑变量后，等式依然成立。
例如，在反演律中用bc去代替等式中的b，则新的等式仍成立：
b. 对偶规则。
将一个逻辑函数l进行下列变换：
所得新函数表达式叫做l的对偶式。。
对偶规则的基本内容是：如果两个逻辑函数表达式相等，那么它们的对偶式也一定相等。
基本公式中的公式l和公式2就互为对偶式。
c. 反演规则
将一个逻辑函数l进行下列变换：
原变量 → 反变量， 反变量 → 原变量。
所得新函数表达式叫做l的反函数。
利用反演规则，可以非常方便地求得一个函数的反函数。
2）可用两种方法化简逻辑函数，公式法和卡诺图法。
公式法是用逻辑代数的基本公式与规则进行化简，必须熟记基本公式和规则并具有一定的运算技巧和经验。
a. 合并项法。
b. 吸收法。
c. 消去法。
d. 配项法。
卡诺图法是基于合并相邻最小项的原理进行化简的，特点是简单、直观，不易出错，有一定的步骤和方法可循。
2．练习题：
1）利用公式证明下列等式：
2）化简逻辑函数：
3)用卡诺图化简逻辑函数：
三．组合逻辑电路的分析和设计。
1．组合逻辑电路的分析：
例：组合电路如图所示，分析该电路的逻辑功能。
2．组合逻辑电路的设计：
画出逻辑电路图：
利用vhdl语言来实现：
entity test is
port (a,b,c :in std_logic; l : out std_logic)；
end test
architecture beh**ioral of test is
beginl<=(a and b) or (b and c) or (a and c);
end beh**ioral;
四．组合逻辑模块及其应用。
1.译码器。
2.数据选择器。练习题：
五。时序逻辑电路的分析与设计。
1．锁存器和触发器。
主要掌握边沿型的jk、d触发器。
2．会分析jk、d 触发器构成的时序电路。
例题：1）．分析下图时序电路，设移位寄存器的初始状态为0000，串行输入数码di=1101，从高位到低位依次输入。分别画出状态转移表和时序图。并用vhdl语言实现下图。
解：状态表：
时序图：3．会设计d触发器时序电路，在设计时序电路过程中要有状态机思路。
例题：１）设计一个奇偶校验器，数输入信号x中1的个数，如果x中1的个数为奇数，输出z为1；若x中1的个数为偶数，则输出z为0。画出状态图和状态表，分别用d触发器构成和vhdl语言实现。
画出状态图：
列出状态表：
利用d触发器来实现：
分别用0，1来表示s0,s1状态，画出次态和输出的卡诺图。
得出：又因为： d触发器方程：
所以： 根据逻辑表达式，画出电路图：
利用vhdl语言来实现：
parity checker *
-* filename : moore_1 *
library ieee;
use entity moore_1 is
port (
clk: in std_logic;
reset: in std_logic;
x: in std_logic;
z: out std_logic
end moore_1;
architecture moore_1_arch of moore_1 is
type state is (s1,s0);
signal present_state: state;
signal next_state: state;
beginbb: process (clk,reset)
beginif reset ='1' then
present_state <=s0;
elsif clk'event and clk = 1' then
present_state <=next_state;
end if;
end process bb;
aa:process (present_state,x)
begincase present_state is
when s0 =>
if x ='0' then
next_state <=s0;
elsenext_state <=s1;
end if;
z <=0';
when s1 =>
if x ='0' then
next_state <=s1;
elsenext_state <=s0;
end if;
z <=1';
end case;
end process aa;
end moore_1_arch;
注：本题所实现的状态为moore状态机，这种状态机的输出电位只与目前所处的状态有关，而与输入信号无立即的关系。
利用vhdl语言实现：
-* detect "111" then output '1' *
filename : mealy_1 *
library ieee;
use entity mealy_1 is
port (
clk: in std_logic;
reset: in std_logic;
x: in std_logic;
z: out std_logic
end mealy_1;
architecture mealy_1_arch of mealy_1 is
type state is (s2,s1,s0);
signal present_state: state;
signal next_state: state;
beginprocess (clk,reset)
beginif reset ='1' then
present_state <=s0;
elsif clk'event and clk = 1' then
present_state <=next_state;
end if;
end process;
process (x,present_state)
begincase present_state is
when s0 =>
if x ='0' then
next_state <=s0;
z <=0';
elsenext_state <=s1;
z <=0';
end if;
when s1 =>
if x ='0' then
next_state <=s0;
z <=0';
elsenext_state <=s2;
z <=0';
end if;
when s2 =>
if x ='0' then
next_state <=s0;
z <=0';
elsenext_state <=s2;
z <=1';
end if;
end case;
end process;
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