考试科目。
复试数字逻辑电路设计及应用。
考试形式。笔试（闭卷）
考试时间。120分钟。
考试总分。100分。
一、总体要求。
掌握数字逻辑电路的基本原理与特性、数字逻辑电路的基本分析方法和设计方法，具备数字逻辑电路设计和综合的基本技能。
二、内容及比例。
1、数系与** ~5%
数的十进制、二进制、八进制和十六进制表示以及它们之间的相互转换，符号数的s-m码，补码，反码表示以及它们之间的相互转换；带符号数的补码的加减运算；bcd码、grey码；
2、逻辑门电路 ~5%
门电路的工作原理和特性、cmos传输门、施密特触发器结构和工作原理。逻辑电路的静态、动态特性分析；三态输出结构、漏极开路输出结构；
3、逻辑代数基础 ~15%
逻辑代数的公理、定理，对偶关系；逻辑函数的表达形式：积之和与和之积标准型、真值表；组合电路的分析：逻辑函数的化简，无关项的处理、冒险问题和多输出逻辑化简的方法。
4、组合逻辑设计 ~20%
利用基本的逻辑门完成组合逻辑电路的设计，利用基本的逻辑门和已有的中规模集成电路（msi）逻辑器件如译码器、编码器、多路选择器、多路分配器、异或门、比较器、全加器、三态器件等作为设计的基本元素完成更为复杂的组合逻辑电路设计的方法。
5、时序逻辑基础与分析 ~15%
基本时序元件r-s型，d型，j-k型，t型锁存器、触发器的电路结构，工作原理，时序特性， 功能表，特征方程表达式，不同触发器之间的相互转换；钟控同步状态机的模型图，状态机类型及基本分析方法和步骤，使用状态表表示状态机状态转换关系；钟控同步状态机的设计：状态转换过程的建立，状态的化简与编码赋值、使用状态转换表的设计方法、使用状态图的设计方法。
6、时序逻辑设计 ~20%
利用基本的逻辑门、时序元件作为设计的基本元素完成规定的钟控同步状态机电路的设计任务：计数器、位移寄存器、序列检测电路和序列发生器的设计；利用基本的逻辑门和已有的中规模集成电路（msi）时序功能器件作为设计的基本元素完成更为复杂的时序逻辑电路设计的方法。
7、存储器及其在数字逻辑系统实现中的运用 ~5%
存储器（rom,sram）的基本工作原理和结构；存储器在数字逻辑系统设计的硬件实现中的运用。
8、模数转换器、数模转换器(adc/dac)原理及应用简介 ~5%
模拟-数字转换器、数字-模拟转换器(adc/dac)的基本电路结构、工作原理和应用。
9、脉冲电路 ~10%
单稳态电路工作原理、电路结构和工程应用，限幅电路工作原理和电路结构，多谐振荡器工作原理和电路结构、工程应用，555定时器。
的工作原理和应用。
三、题型及分值比例。
1、选择题：10%
2、填空题：10%
3、画图题：10%
4、化简题：10%
5、分析题：30%
6、设计题：30%
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