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数字电子秒表设计心得体会文库。
篇一：数字电子秒表设计总结报告。
数字电子秒表设计总结报告。
一、工作原理。
本数字电子秒表设计由启动、清零复位电路、多谐振荡电路、分频计数电路、译码显示电路等组成。如下图所示：
启动清零复位电路主要由u6a、u6b、u7b、u7d组成，其本质是一个rs触发器和单稳态触发器。j1控制数字秒表的启动和停止，j2控制数字秒表的清零复位。开始时把j1合上，j2打开，运行本电路，数字秒表正在计数。
当打开j1，合上j2键，j2与地相接得到低电平加到u6b的输入端，u6b输出高电平又加到u6a的输入端，而u6a的另一端通过电阻r15与电源相接得到高电平，（此时u6b与u6a组成rs触发器），u6a输出低电加到u7a的输入端，u7a被封锁输出高电平加到u5的时钟端，因u5不具备时钟脉冲条件，u5不能输出脉冲信号，因此u3、u4时钟端无脉冲而停止计数。当j1合上时，打开j2键，j1与地相接得到低电平加到u6a的输入端，u6a输出高电平加到u6b的输入端，u6b输出低电平加至u7b，使u7b输出高电平，因电容两端电压不能跃变，因此在r7上得到高电平加到u7d输入端，u7d输出低电平（进入暂态）同时加到u3、u4、u5的清零端，使得u3、u4的qd---qa输出0000，经u1、u2译码输出驱动u9、u10显示“00”。因为。
u7b与u7d组成一个单稳态电路，经过较短的时间，u7d的输出由低电平变为高电平，允许u3、u4、u5计数。同时u6a输出高电平加到u7a的输入端，将u7a打开，让555的3脚输出100khz的振荡信号经u7a加到u5的时钟脉冲端，使得u5具备时钟脉冲条件，u5的脚接高电平，u5构成十分频器，对时钟脉冲计数。当u5接收一个脉冲时，u5内部计数加1，如果u5接收到第十个脉冲时，u5的15脚（rco端）输出由低电平跳变为高电平作为u4的时钟脉冲，从而实现了对振荡信号的十分频，产生周期为的脉冲加至u4的时钟端。
u4的脚接高电平，当u4接收到来自u5的脉冲时，u4的qd---qa输出0001加到u2的dcba端，经u2译码输出1001111经电阻r8~r14驱动数码管u10显示，此时数码管显示“1”，当u4计数到1001时，u4的15脚输出高电平接到u7c，经反相后得到低电平，加到u3的时钟脉冲端，u3a不具备时钟脉冲条件，当u4再接收一个脉冲时，u4的输出由1001翻转为0000，此时u4的15脚输出低电平通过u7c反相输出高电平，从而得到一上升沿脉冲加至u3的时钟端，使得u3的qd---qa输出0001加到u1的dcba输入端，经u1译码输出100111，经电阻r1~r7驱动数码管u9，数码管显示“1”。如此循环的计数，最后数码管u9、u10显示最大值99即秒。
由集成块555、电阻r19、r18、电容c1、c2组成多谐振荡器，当接通电源，电源通过电阻r19与r18对电容c2进充电，当uc2上升到2/3vcc时，集成块555的3脚输出低电平，内部三极管导通，c2通电阻r19进行放电，当uc2下降到1/3vcc时，内部三极管1文档**为：从网络收集整理。word版本可编辑。
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截止，集成块555的3脚输出高电平，接着电源又通过电阻r19与r18对电容c2进充电，当uc2上升到2/3vcc时，集成块555的3脚输出低电平，如此循环的充、放电，555的3脚输出100hz的矩形方波信号加到u7a的输入端。
2、设计依据。
本数字电子秒表设计主要采用了二输入与非门74ls00，十进制bcd码计数器74ls160，bcd七段译码器/驱动器7447，555时基集成电路，七段数码管。这些电子元件的资料您都可以上。
首页查询详细信息。利用74ls00可以组成rs触发器，单稳态触发器。其74ls00的逻辑功能是有0出1，无0出0
其逻辑表达式：ｙ＝
真值表如下：
十进制bcd码计数器74ls160具备计数分频功能，其真值表如下：
逻辑功能：当clr，load，ep，et均接高电平时，时钟cp端每来一个上升沿，计数器在原来的基数上加1，并从qa，qb，qc，qd，输出相应的十进制bcd码。利用74ls160的这个功能特点可以设计出十分频器，计数器。
7447为bcd七段译码器/驱动器，真值表如下：
7447为四线-七段译码器，可以用来驱动七段共阳极数码管，当lt，rbi，bi，端接高电平时，从dcba端输入bcd码时，从abcdefg端输出相应的数码管显示码。
共阳七段数码管真值表。
结合四线-七段译码器7447可以现实0到9个数字。
555时钟电路可以构成多谐振荡器，真值表如下：
注明：6脚为thr，触发器输入端，低电平有效。
2脚为tri，阀值输入端，高电平有效。4脚为rst，总复位端，低电平有效。
7脚为dis，放电端。5脚为con，控制端。1脚接地，8脚接电源。
3脚为输出端。td为内部三极管。
三、电路图。
四、验证功能。
振荡器输出波形：2、秒计数单元逻辑功能输出波形：
五、数字电子秒表设计总结报告。
1）本电路采用555定时器及电阻、电容组成多谐振荡器为74ls160提供时钟信号。
篇二：数字秒表设计总结报告。
数字秒表课程设计总结报告。
一、课题名称。
数字秒表设计。
内容摘要。本实验要求设计一个计数范围在—秒的数字秒表。电路设计基本包括秒脉冲发生器，信号控制端，整形电路，计数电路，译码电路和显示器这几部分构成。
秒脉冲发生器由555定时器构成的多谐振荡电路实现，由3端口接入计数器的时钟端。信号控制端由rs触发器实现，能够对整个电路进行清零、计数、停止和复位的作用。整形电路有单稳态触发器构成，对rs触发端输出的信号进行整形，但不改变其逻辑符号。
本实验的技术器由两个十进制bcd码74ls160级联而成。在计数器的四个输出端分别接译码器的四个置数端，译码器由74ls482文档**为：从网络收集整理。
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实现。这个电路设有两个开关k1，k2，通过k1，k2的置0和置1来实现对电路的清零、计数、暂停、复位的控制。这样，一个简易的数字秒表便设计完成了。
三、课题任务，指标，功能要求。
课题任务：用中小规模集成电路设计一个数字秒表。
指标：计数范围在—秒之间。
功能要求：有清零、计数、停止和复位的功能。
四、单元框图。
五、单元电路设计，参数计算，元器件选择。
1、秒脉冲发生器：
参数计算：t=(ra+2rb)c
注明：6脚为thr，触发器输入端，低电平有效。
2脚为tri，阀值输入端，高电平有效。4脚为rst，总复位端，低电平有效。
7脚为dis，放电端。5脚为con，控制端。1脚接地，8脚接电源。
3脚为输出端。td为内部三极管。
其管脚图如下所示：
2、信号控制端，rs触发器，实现对这个电路的清零、计数、停止、复位功能。
注：rs触发器可由导线与74ls00二输入与非门构成。
rd非和sd非都为1时，基本rs触发器实现信号保持功能，即qn+1=qn，qn+1非=qn非；当rd非=0时，基本rs触发器直接置零；当sd非=0时，基本rs触发器置1.
3、计数器用74ls160实现：
注：当rd非=0时，计数器清零；当rd非=1，ld非=0时，计数器预置数；当前两者都为1，ep或et为0时，计数器有保持功能；当四者全为1时，计数器进行计数功能。
其管脚图如下：
4、显示译码功能：
74ls48的管脚图如下所示：
ls00二输入与非门集成电路，rs触发器就由它和导线搭接而成。其逻辑功能是有0出1，无0出0。其逻辑表达式：ｙ＝
真值表如下：
6、整形电路：
参数计算：tw =rcln2=×3300pf×470=1μs
篇三：数字式电子秒表设计。
1设计目的。
数字式电子秒表设计。
电子技术课程设计是电子信息工程系三个专业的公共课程设计，是模拟电子技术、数字电子技术课程结束后进行的教学环节。其目的是：
1、培养理论联系实际的正确设计思想，训练综合运用已经学过的理论和生产实际知识去分析和解决工程实际问题的能力。
2、学习较复杂的电子系统设计的一般方法，提高基于模拟、数字电路等知识解决电子信息方面常见实际问题的能力，由学生自行设计、自行制作和自行调试。
3、进行基本技能训练，如基本仪器仪表的使用，常用元器件的识别、测量、熟练运用的能力，掌握设计资料、手册、标准和规范以及使用**软件、实验设备进行调试和数据处3文档**为：从网络收集整理。word版本可编辑。
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理等。4、培养学生的创新能力。
2设计要求。
1.秒表由2位七段led显示器显示，其中1位显示“s”,二位显示“”，显示分。
辩率为。s;
2.计时最大值为；
3.计时误差不得超过1s;
具有清零、启动计时、暂停计时及继续计时等控制功能；
4.主要单元电路和元器件参数计算、选择；
5.画出总体电路图；
6.安装自己设计的电路，按照自己设计的电路，在通用板上焊接。焊接完毕后，应对。
照电路图仔细检查，看是否有错接、漏接、虚焊的现象。
7.调试电路。
8.电路性能指标测试。
9.提交格式上符合要求，内容完整的设计报告。
3总体设计。
工作流程图。
图。1工作流程图。
图1中1单元为用集成与非门74ls00构成的基本rs触发器。属低电平直接触发的触发器，有直接置位，复位的功能。
图1中2单元为集成与非门74ls00构成的单稳态触发器，它的职能是为计数器提供清零信号。
图1中555定时器构成了多谐振荡器，是一种性能较好的时钟源。
图1中4单元74ls160构成的计数器/分频器。
图1中5单元译码显示单元。
原理图：图1为电子秒表的原理图，按功能可分为5个单元电路进行分析。
其中单元1为基本rs触发器；
单元2为单稳态触发器；
单元3为时钟发生器；
单元4为计数器和分频器；
单元5为译码显示单元。
图2原理电路图。
本电路中使用两个基本rs触发器提供置位、复位、和清零信号，555定时器提供时钟脉冲信号，三块74ls160作为译码/分频单元，有效、简洁地完成了秒表所具备的所有功能（清零、启动计时、暂停计时及继续计时）。
4单元电路设计。
基本rs触发器。
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图中单元1为用集成与非门74ls00构成的基本rs触发器。属低电平直接触发的触发器，有直接置位，复位的功能。
逻辑符号。基本rs触发器电路图。
基本rs触发器功能表：
表1基本rs触发器功能表。
它的一路输出q作为单稳态触发器的输入，另一路输出q作为与非门5的输入控制信号。
按动开关，则门1输出q非为1；门2输出q为0；复位后q、q非状态保持不变。再按动，则q由0变为1，门5开启，为计数器启动作好准备。q非由1变为0，送出负脉冲，启动单稳态触发器工作。
基本rs触发器在电子秒表中的职能是启动和停止秒表的工作。
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