计算机组成复习

第三章系统总线。

4. 为什么要设置总线判优控制？常见的集中式总线控制有几种？各有何特点？哪种方式响应时间最快？哪种方式对电路故障最敏感？

答：总线判优控制解决多个部件同时申请总线时的使用权分配问题；

常见的集中式总线控制有三种：链式查询、计数器定时查询、独立请求；

特点：链式查询方式连线简单，易于扩充，对电路故障最敏感；计数器定时查询方式优先级设置较灵活，对故障不敏感，连线及控制过程较复杂；独立请求方式速度最快，但硬件器件用量大，连线多，成本较高。

5. 解释下列概念：总线宽度、总线带宽、总线复用、总线的主设备（或主模块）、总线的从设备（或从模块）、总线的传输周期和总线的通信控制。

总线宽度：通常指数据总线的根数；

总线带宽：总线的数据传输率，指单位时间内总线上传输数据的位数；

总线复用：指同一条信号线可以分时传输不同的信号。

总线的主设备（主模块）：指一次总线传输期间，拥有总线控制权的设备（模块）；

总线的从设备（从模块）：指一次总线传输期间，配合主设备完成数据传输的设备（模块），它只能被动接受主设备发来的命令；

总线的传输周期：指总线完成一次完整而可靠的传输所需时间；

总线的通信控制：指总线传送过程中双方的时间配合方式。

14. 设总线的时钟频率为8mhz，一个总线周期等于一个时钟周期。如果一个总线周期中并行传送16位数据，试问总线的带宽是多少？

解：由于：f=8mhz,t=1/f=1/8m秒，一个总线周期等于一个时钟周期。

所以：总线带宽=16/（1/8m） =128mbps

15. 在一个32位的总线系统中，总线的时钟频率为66mhz，假设总线最短传输周期为4个时钟周期，试计算总线的最大数据传输率。若想提高数据传输率，可采取什么措施？

解：总线传输周期=4*1/66m秒。

总线的最大数据传输率=32/(4/66m)=528mbps

若想提高数据传输率，可以提高总线时钟频率、增大总线宽度或者减少总线传输周期包含的时钟周期个数。

16. 在异步串行传送系统中，字符格式为：1个起始位、8个数据位、1个校验位、2个终止位。若要求每秒传送120个字符，试求传送的波特率和比特率。

解：一帧包含：1+8+1+2=12位。

波特率为：（1+8+1+2）*120=1440bps

比特率为：8*120=960bps

第四章存储器。

1. 解释概念：主存、辅存、cache、ram、sram、dram、rom、prom、eprom、eeprom、cdrom、flash memory。

主存：主存储器，用于存放正在执行的程序和数据。cpu可以直接进行随机读写，访问速度较高。

辅存：辅助存储器，用于存放当前暂不执行的程序和数据，以及一些需要永久保存的信息。

cache：高速缓冲存储器，介于cpu和主存之间，用于解决cpu和主存之间速度不匹配问题。

ram：半导体随机存取存储器，主要用作计算机中的主存。

sram：静态半导体随机存取存储器。

dram：动态半导体随机存取存储器。

rom：掩膜式半导体只读存储器。由芯片制造商在制造时写入内容，以后只能读出而不能写入。

prom：可编程只读存储器，由用户根据需要确定写入内容，只能写入一次。

eprom：紫外线擦写可编程只读存储器。需要修改内容时，现将其全部内容擦除，然后再编程。擦除依靠紫外线使浮动栅极上的电荷泄露而实现。

eeprom：电擦写可编程只读存储器。

cdrom：只读型光盘。

flash memory：闪速存储器。或称快擦型存储器。

11. 一个8k×8位的动态ram芯片，其内部结构排列成256×256形式，存取周期为0.1μs。试问采用集中刷新、分散刷新和异步刷新三种方式的刷新间隔各为多少？

采用分散刷新方式刷新间隔为：2ms，其中刷新死时间为：256×0.1μs=25.6μs

采用分散刷新方式刷新间隔为：256×（0.1μs+×0.1μs）=51.2μs

采用异步刷新方式刷新间隔为：2ms

15. 设cpu共有16根地址线，8根数据线，并用（低电平有效）作访存控制信号，作读写命令信号（高电平为读，低电平为写）。现有下列存储芯片：

rom（2k×8位，4k×4位，8k×8位），ram（1k×4位，2k×8位，4k×8位），及74138译码器和其他门电路（门电路自定）。试从上述规格中选用合适芯片，画出cpu和存储芯片的连接图。要求：

1）最小4k地址为系统程序区，4096~16383地址范围为用户程序区。

2）指出选用的存储芯片类型及数量。

3）详细画出片选逻辑。

解：（1）地址空间分配图：

系统程序区（rom共4kb）：0000h-0fffh

用户程序区（ram共12kb）：1000h-3fffh

（2）选片：rom：选择4k×4位芯片2片，位并联。

ram：选择4k×8位芯片3片，字串联(ram1地址范围为：1000h-1fffh,ram2地址范围为2000h-2fffh, ram3地址范围为：3000h-3fffh)

（3）各芯片二进制地址分配如下：

cpu和存储器连接逻辑图及片选逻辑如下图(3)所示：

图（3）16. cpu假设同上题，现有8片8k×8位的ram芯片与cpu相连，试回答：

1）用74138译码器画出cpu与存储芯片的连接图；

2）写出每片ram的地址范围；

3）如果运行时发现不论往哪片ram写入数据后，以a000h为起始地址的存储芯片都有与其相同的数据，分析故障原因。

4）根据（1）的连接图，若出现地址线a13与cpu断线，并搭接到高电平上，将出现什么后果？

解：（1）cpu与存储器芯片连接逻辑图：

（2）地址空间分配图：

ram0：0000h——1fffh

ram1：2000h——3fffh

ram2：4000h——5fffh

ram3：6000h——7fffh

ram4：8000h——9fffh

ram5：a000h——bfffh

ram6：c000h——dfffh

ram7：e000h——ffffh

3）如果运行时发现不论往哪片ram写入数据后，以a000h为起始地址的存储芯片(ram5)都有与其相同的数据，则根本的故障原因为：该存储芯片的片选输入端很可能总是处于低电平。假设芯片与译码器本身都是好的，可能的情况有：

1）该片的端与端错连或短路；2）该片的端与cpu的端错连或短路；3）该片的端与地线错连或短路。

4）如果地址线a13与cpu断线，并搭接到高电平上，将会出现a13恒为“1”的情况。此时存储器只能寻址a13=1的地址空间(奇数片)，a13=0的另一半地址空间（偶数片）将永远访问不到。若对a13=0的地址空间（偶数片）进行访问，只能错误地访问到a13=1的对应空间(奇数片)中去。

28. 设主存容量为256k字，cache容量为2k字，块长为4。

1）设计cache地址格式，cache中可装入多少块数据？

2）在直接映射方式下，设计主存地址格式。

3）在四路组相联映射方式下，设计主存地址格式。

4）在全相联映射方式下，设计主存地址格式。

5）若存储字长为32位，存储器按字节寻址，写出上述三种映射方式下主存的地址格式。

解：（1）cache容量为2k字，块长为4，cache共有2k/4=211/22=29=512块，cache字地址9位，字块内地址为2位。

因此，cache地址格式设计如下：

（2）主存容量为256k字=，主存地址共18位，共分256k/4=216块，主存字块标记为18-9-2=7位。

直接映射方式下主存地址格式如下：

（3）根据四路组相联的条件，一组内共有4块，得cache共分为512/4=128=27组，主存字块标记为18-7-2=9位，主存地址格式设计如下：

（4）在全相联映射方式下，主存字块标记为18-2=16位，其地址格式如下：

（5）作业本。

29. 假设cpu执行某段程序时共访问cache命中4800次，访问主存200次，已知cache的存取周期为30ns，主存的存取周期为150ns，求cache的命中率以及cache-主存系统的平均访问时间和效率，试问该系统的性能提高了多少倍？

解：cache被访问命中率为：4800/(4800+200)=24/25=96%

则cache-主存系统的平均访问时间为： ta=0.96*30ns+(1-0.96)*150ns=34.8ns

cache-主存系统的访问效率为：e=tc/ta*100%=30/34.8*100%=86.2%

性能为原来的150ns/34.8ns=4.31倍，即提高了3.31倍。

第七章指令系统。

8. 某机指令字长16位，每个操作数的地址码为6位，设操作码长度固定，指令分为零地址、一地址和二地址三种格式。若零地址指令有m条，一地址指令有n种，则二地址指令最多有几种？

若操作码位数可变，则二地址指令最多允许有几种？

解：1）若采用定长操作码时，二地址指令格式如下：

设二地址指令有k种，则：k=24-m-n

2）若采用变长操作码时，二地址指令格式仍如1）所示，但操作码长度可随地址码的个数而变。此时，k= 24 -（n/26 + m/212 ）；

kmax=16-1=15种（只留一种编码作扩展标志用。）

16. 某机主存容量为4m16位，且存储字长等于指令字长，若该机指令系统可完成108种操作，操作码位数固定，且具有直接、间接、变址、基址、相对、立即等六种寻址方式，试回答：（1）画出一地址指令格式并指出各字段的作用；

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