2023年计算机组成原理期中作业

1. 某机字长8位，cpu可输出8条数据线（d7~0），16条地址线（a15~0），1条控制线（we），拟采用2k×4（位）的静态存储器芯片，构成总容量为16k×8（位）主存储器。

1）共需要多少片ram芯片？连接好cpu与主存储器之间的线路，主存储器的地址范围是什么？

0000h-3fffh

2）若要求其地址范围为0800h~47ffh（无地址重叠区）则138译码器应如何连接？

0000h-3fffh

0800h-3fff+0800=47ff

2. 某机字长32位，加法器中每4位组成一个小组，每4个小组组成一个大组，小组内并行进位逻辑延迟时间为2ty，大组内并行进位逻辑延迟时间亦为2ty，各位加法器求全加和的延迟时间为3ty，各位之间进位延迟时间亦为2ty。

1）已知该加法器采用串行进位方式，计算完成一次加法运算共需要多长时间。

32-1)*2ty+3ty

2）若该加法器采用单级分组，"并-串"行进位方式，计算完成一次加法运算需要多长时间？

3）若该加法器采用两级分组，"并-并-并"行进位方式，计算完成一次加法运算需要多少时间。

4）若采用74ls181和74ls182芯片构成32位并行加法器。在上述（1）、（2）、（3）三种情况下各需要多少片74ls181芯片和多少片74ls182芯片？并计算出需要多少时间完成一次加法运算。

3. 某机字长32位，等长指令单字长，可采用12种不同的寻址方式，等长操作码占8位，cpu内部设有16个通用寄存器(r15~r0)，可用作基址和变址寄存器。加法指令采用双地址指令格式，一个操作数采用隐含寻址方式，固定暂存在累加寄存器(ac)中，另一个操作数在存储器中。

（存储器容量自定义》=64k）

1）若另一操作数采用直接寻址方式，设计出指令的具体格式，并画出其操作过程图。

8(op)+4(寄存器)+16（直接寻址），op专用，隐含操作数采用直接寻址。

2）若另一操作数采用寄存器间接寻址方式，设计出指令的具体格式，并画出其操作过程图。

8(op)+4(寄存器)+4（寻址）+4（寄存器）+8（？？

3）若另一操作数采用变址寻址方式，设计出指令的具体格式，并画出其操作过程图。

8(op)+4(寄存器)+4（寻址）+4（寄存器）+8（？？

4）若另一操作数在指令中，即采用立即寻址方式，设计出指令的具体格式，并画出操作过程图。

8(op)+4(寄存器)+4（寻址）+12（立即数）